Práctica: 1	Horas: 5	Realizado fecha: 3-11-1999	Nota:
		Corregido fecha:

PRÁCTICA 1

• ENUNCIADO:

A/ Implementar con workbench un multiplexor 41 con multiplexores 21.

Obtener con workbench la tabla de verdad, la función que realiza y la función lógica minimizada.

B/ Implementar la función F=(1,2,3,4,5,7,9,10,12,13,15) sin minimizar, y minimizada con mapas de Karnaught. Comprobar con Workbench que dicha minimización es correcta.

C/ Conclusiones.

• INTRODUCCIÓN:

En esta memoria detallamos el proceso, componentes y desarrollo paso a paso de una serie de elementos, que a partir de unos conceptos básicos vamos a ser capaces de diseñar e incluso construir.

En el transcurso de esta práctica vamos a implementar, es decir, dibujar y diseñar un multiplexor 41 (con cuatro entradas y una salida), por medio de multiplexores 21 (con dos entradas y una salida).

Un multiplexor es un circuito combinacional M.S.I. (escala de integración media) con 2n entradas de datos, n entradas de control y 1 (2) salidas. Su función es la de elegir entre todas las señales de entrada una y ponerla en la salida. Mediante una señal de selección o de control, una entrada se transfiere a la salida. El multiplexado es una técnica utilizada en comunicaciones y operaciones de entrada y salida para transmitir simultáneamente a través de un único canal o una sola línea varias señales diferentes. Para mantener la integridad de cada una de las señales a lo largo del canal, el multiplexado permite separarlas por tiempo, espacio o frecuencia. También debemos generar en el programa Workbench la función lógica del circuito y la tabla de verdad de dicho multiplexor que contiene para cada combinación de los valores lógicos de las variables, el valor de la función.

También aprenderemos a implementar a partir de una función lógica dada un circuito, tanto si está minimizada como si no. La minimización se realiza a partir de mapas de Karnaught, que es un sistema el cual reduce al mínimo los componentes de los circuitos.

• DESARROLLO:

.IMPLEMENTAR CON WORKBENCH UN MULTIPLEXOR 41 CON MULTIPLEXORES 21

*A continuación se muestra tres esquemas de los distintos pasos seguidos, en la obtención del multiplexor 41. Figuras 1,2,3.

Fig.1 A:\Figuras\MUX4-1A.ca4

*Visión global del multiplexor 41 con sus correspondientes entradas y salidas

Fig.2 A:\ Circuitos\MUX4-1B.ca4

*Multiplexor 41 obtenido a partir de la combinación de tres multiplexores 21

Fig.3 A:\Circuitos\MUX4-1C.ca4

*Esquema del multiplexor 41 obtenido a partir de la combinación de seis puertas AND y tres puertas NOR.

OBTENER CON WORKBENCH LA TABLA DE VERDAD, LA FUNCIÓN QUE REALIZA Y LA FUNCIÓN LÓGICA MINIMIZADA.

FUNCIÓN LÓGICA MINIMIZADA

AE'F'+BE'F+DEF'+CEF

*Función lógica minimizada del multiplexor 41, obtenida en Workbench.

FUNCIÓN LÓGICA SIN MINIMIZAR

A'B'C'DEF'+A'B'CD'EF+A'B'CDEF'+A'B'CDEF+A'BC'D'E'F+A'BC'DE'F+A'BC'DEF'+A'BCD'E'F+A'BCD'EF+A'BCDE'F+A'BCDEF'+A'BCDEF+AB'C'D'E'F'+AB'C'DE'F'+AB'C'DEF'+AB'CD'E'F'+AB'CD'EF+AB'CDE'F'+AB'CDEF'+AB'CDEF+ABC'D'E'F'+ABC'D'E'F+ABC'DE'F'+ABC'DE'F+ABC'DEF'+ABCD'E'F'+ABCD'E'F+ABCD'EF+ABCDE'F'+ABCDE'F+ABCDEF'+ABCDEF

*Función lógica sin minimizar del multiplexor 41, obtenida en Workbench

TABLA DE VERDAD

A	B	C	D	E	F	Y
0	0	0	0	0	0	0
0	0	0	0	0	1	0
0	0	0	0	1	0	0
0	0	0	0	1	1	0
0	0	0	1	0	0	0
0	0	0	1	0	1	0
0	0	0	1	1	0	0
0	0	0	1	1	1	1
0	0	1	0	0	0	0
0	0	1	0	0	1	1
0	0	1	0	1	0	0
0	0	1	0	1	1	0
0	0	1	1	0	0	0
0	0	1	1	0	1	1
0	0	1	1	1	0	0
0	0	1	1	1	1	1
0	1	0	0	0	0	0
0	1	0	0	0	1	0
0	1	0	0	1	0	1
0	1	0	0	1	1	0
0	1	0	1	0	0	0
0	1	0	1	0	1	0
0	1	0	1	1	0	1
0	1	0	1	1	1	1
0	1	1	0	0	0	0
0	1	1	0	0	1	1
0	1	1	0	1	0	1
0	1	1	0	1	1	0
0	1	1	1	0	0	0
0	1	1	1	0	1	1
0	1	1	1	1	0	1
0	1	1	1	1	1	1
1	0	0	0	0	0	1
1	0	0	0	0	1	0
1	0	0	0	1	0	0
1	0	0	0	1	1	0
1	0	0	1	0	0	1
1	0	0	1	0	1	0
1	0	0	1	1	0	0
1	0	0	1	1	1	1
1	0	1	0	0	0	1
1	0	1	0	0	1	1
1	0	1	0	1	0	0
1	0	1	0	1	1	0
1	0	1	1	0	0	1
1	0	1	1	0	1	1
1	0	1	1	1	0	0
1	0	1	1	1	1	1
1	1	0	0	0	0	1
1	1	0	0	0	1	0
1	1	0	0	1	0	1
1	1	0	0	1	1	0
1	1	0	1	0	0	1
1	1	0	1	0	1	0
1	1	0	1	1	0	1
1	1	0	1	1	1	1
1	1	1	0	0	0	1
1	1	1	0	0	1	1
1	1	1	0	1	0	1
1	1	1	0	1	1	0
1	1	1	1	0	0	1
1	1	1	1	0	1	1
1	1	1	1	1	0	1
1	1	1	1	1	1	1

*Tabla de verdad del multiplexor 41 obtenida en Workbench.

Función AE'F'+BE'F+DEF'+CEF

ANÁLISIS MORFOLÓGICO

La morfología del circuito combinacional MSI de la figura 1 es la de un multiplexor 41 en el que se observan cuatro entradas de datos A,B,C,D, dos entradas de control E,F y una salida Y. La figura 2 muestra el mismo multiplexor 41 generado a partir de dos multiplexores 21 conectados adecuadamente. En la figura 3 a partir de puertas lógicas AND y NOR generamos el mismo circuito combinacional.

ANÁLISIS FUNCIONAL

Según los dígitos en las entradas de control aparecerá en la salida lo que haya en la entrada activada por aquellas. Es un dispositivo que permite la transmisión simultánea de varias comunicaciones sobre un mismo canal. El multiplexor además de cumplir su función propia, lleva la faceta de conmutador, con lo que se frenan los costos de canales y hardware y se facilita la operación de control de la conmutación y multiplado.

IMPLEMENTAR LA FUNCIÓN F=(1,2,3,4,5,7,9,10,12,13,15) SIN MINIMIZAR, Y MINIMIZADA CON MAPAS DE KARNAUGHT. COMPROBAR CON WORKBENCH QUE DICHA MINIMIZACIÓN ES CORRECTA.

TABLA DE VERDAD DE LA FUNCIÓN

A	B	C	D	Y
0	0	0	0	0
0	0	0	1	1
0	0	1	0	1
0	0	1	1	1
0	1	0	0	1
0	1	0	1	1
0	1	1	0	0
0	1	1	1	1
1	0	0	0	0
1	0	0	1	1
1	0	1	0	1
1	0	1	1	0
1	1	0	0	1
1	1	0	1	1
1	1	1	0	0
1	1	1	1	1

*Tabla de verdad hecha a mano de la función: A'B'C'D+A'B'CD'+A'B'CD+A'BC'D'+A'BC'D+A'BCD+AB'C'D+AB'CD'+

ABC'D'+ABC'D+ABCD.

FUNCIÓN LÓGICA SIN MINIMIZAR

A'B'C'D+A'B'CD'+A'B'CD+A'BC'D'+A'BC'D+A'BCD+AB'C'D+AB'CD'+

ABC'D'+ABC'D+ABCD

*Función lógica sin minimizar hecha a mano. F=(1,2,3,4,5,7,9,10,12,13,15)

FUNCIÓN LÓGICA IMPLEMENTADA SIN MINIMIZAR

Figura 4. A:\Circuitos\CircuitB.ca4

*Esquema implementado de la función F(1,2,3,4,5,7,9,10,12,13,15).

MAPAS DE KARNAUGHT

AB/CD 00 01 11 10

00 0 1 1 0

01 1 1 1 1

11 1 1 1 0

10 1 0 0 1

*Mapa de Karnaught de la función F(1,2,3,4,5,7,9,10,12,13,15).

FUNCIÓN MINIMIZADA CON MAPAS DE KARNAUGHT

A'B'D+B'CD'+BCD+AB'C'D+BC'

*Minimización de la función F(1,2,3,4,5,7,9,10,12,13,15) obtenida a partir de mapas de Karnaught.

FUNCIÓN MINIMIZADA CON WORKBENCH

A'D+B'CD'+BC'+C'D+BD

*Minimización de la función F(1,2,3,4,5,7,9,10,12,13,15) obtenida a partir en Workbench.

COMPROBAR CON WORKBENCH QUE DICHA MINIMIZACIÓN ES CORRECTA.

Las dos funciones de los apartados anteriores, al introducirlas en Workbench, generan un

circuito lógico idéntico, por lo que de esa forma compruebo que dicha minimización es correcta.

ANÁLISIS MORFOLÓGICO

El circuito lógico de la figura cuatro está generado con puertas lógicas AND, OR, NEGACIONES. Está formado por cuatro entradas A,B,C,D y una salida Y.

ANÁLISIS FUNCIONAL

En el circuito de la figura 4 formado por cuatro entradas, se introduce un número en binario y en la salida, en función de dicho número se genera un bit, 0 ó 1.

CONCLUSIONES

Hasta este punto, se ha descrito del modo más fiel posible, mediante esquemas, tablas, aclaraciones, archivos de Workbench … la construcción de dos circuitos lógicos. Hasta ahora el resultado ha sido según mi punto de vista, bastante satisfactorio, he tenido algunos problemillas a la hora de manejar workbench ya que no conocía totalmente sus funciones, pero a medida que he avanzado en la práctica los he resuelto. A la hora de comprobar que la minimización de la función del apartado B y comparar la que he obtenido simplificando con mapas de Karnaught y la que generaba Workbench he descubierto que no eran iguales, pero comparando sus tablas de verdad y los sus circuitos correspondientes me he dado cuenta que si que era la misma función con una minimización distinta pero no por ello incorrecta.

He considerado que la práctica estaría un poco incompleta sin una descripción básica de los circuitos y su funcionamiento, por lo que he añadido un análisis morfológico y un análisis funcional.

SI SE DESEA LA VISUALIZACIÓN Y SIMULACIÓN DE LOS CIRCUITOS ADJUNTO UN DISCO CON LOS ARCHIVOS

LISTADO DE PROGRAMAS Y BIBLIOGRAFÍA

La implementación de las funciones lógicas se ha realizado con el programa Electronic Workbench 4.0d que simula y reproduce los resultados de las funciones lógicas.

Las tablas las he realizado con Microsoft Access 7.00 aplicación independiente y base de datos de Microsoft Office.

El texto y el resto de datos lo he agrupado en Microsoft Word, aplicación independiente y procesador de texto de Microsoft Office.

Para obtener información sobre algunos puntos he consultado el diccionario temático GRANVOX de la editorial BIBLOGRAF (informática).

PRÁCTICA 2

• ENUNCIADO:

A/ Implementar utilizando “full over”, sumadores completos, un sumador de 4 bits, que sume dos números de cuatro bits cada uno

.

• Observar las salidas en un analizador.

• Representar

• ¿Qué podemos decir acerca del retraso?

• ¿Cuánto tarda en ser válida la salida?

B/ Repetir el apartado anterior utilizando un generador de “carry look ahead” que previamente habremos implementado.

C/ Realizar las modificaciones necesarias para que el circuito funcione como sumador o restador a voluntad.

• INTRODUCCIÓN:

En esta memoria detallamos el proceso, componentes y desarrollo paso a paso de una serie de elementos, que a partir de unos conceptos básicos vamos a ser capaces de diseñar e incluso construir.

En el transcurso de esta práctica vamos a implementar, es decir, dibujar y diseñar un sumador completo utilizando sumadores full over, un sumador completo utilizando un generador carry look ahead, y realizando las modificaciones precisas un sumador-restador.

Un sumador es un circuito combinacional M.S.I. (escala de integración media), el cual suma números de uno o más bit. El sumador semisumador, efectúa la suma binaria de dos bits. El sumador completo, que suma números de más de un bit, añade una entrada más para el acarreo de la etapa anterior, mientras que las salidas siguen siendo las mismas que el semisumador. Para formar una palabra de x bits necesitaremos tantos sumadores como bits tenga la palabra. En el sumador con carry look ahead, se reduce considerablemente el tiempo de retardo, al conocer antes de finalizar las sumas los acarreos iniciales de cada etapa. El sumador-restador, es un circuito, el cual a voluntad y mediante la conmutación de una entrada hace las veces de sumador o de restador, según la posición del conmutador. Este, también permite la conmutación de los números sumados o restados.

• DESARROLLO:

IMPLEMENTAR UTILIZANDO “FULL OVER”, SUMADORES COMPLETOS, UN SUMADOR DE 4 BITS, QUE SUME DOS NÚMEROS DE CUATRO BITS CADA UNO.

FIGURA 1: Sumador completo implementado mediante la combinación de semisumadores.

OBSERVAR LAS SALIDAS EN UN ANALIZADOR LÓGICO

Fígura 2: Salidas del circuito sumador completo de la figura 1.

Figura 3: Números binarios generados en el generador lógico y que son sumados en el sumador completo.

¿QUÉ PODEMOS DECIR ACERCA DEL RETRASO?

En los sumadores completos, el acarreo se produce en serie, y en cada etapa se produce un pequeño retraso por lo que al final habrá que esperar la suma de esos pequeños retrasos hasta que el resultado sea correcto.

¿CUÁNTO TARDA EN SER VÁLIDA LA SALIDA?

La salida será válida cuando pase el tiempo, que es la suma de los retrasos producidos en cada etapa. El retardo total es igual al número de semisumadores mas uno por el retardo producido en cada semisumador.

REPETIR EL APARTADO ANTERIOR UTILIZANDO UN GENERADOR DE “CARRY LOOK AHEAD” QUE PREVIAMENTE HABREMOS IMPLEMENTADO.

Figura 4: Sumador con Carry Look Ahead

Figura 5: Sumador con Carry Look Ahead.

REALIZAR LAS MODIFICACIONES NECESARIAS PARA QUE EL CIRCUITO FUNCIONE COMO SUMADOR O RESTADOR A VOLUNTAD.

Figura 6: Circuito Sumador/Restador.

ANÁLISIS MORFOLÓGICO y FUNCIONAL

La morfología del circuito combinacional de la figura 1 es la de un sumador completo “full adder”, construido con tres semisumadores adecuadamente conectados. Se observan ocho entradas para introducir dos números binarios de cuatro bits A y B. En las salidas S1, S2, S3, S4, S5 se genera un número de cinco bits, que se representa con las bombillas, o en el analizador lógico, resultado de la suma de los números A y B. Ci es la entrada del acarreo de la etapa anterior y Co es la salida del acarreo hacia la siguiente etapa. Este circuito tiene un problema ya que va acumulando retrasos. El carry look ahead es un circuito formado por tres puertas AND y dos OR, que conectado al sumador reduce notablemente el retardo, al conocer de antemano los acarreos iniciales de cada etapa. El sumador-restador es un circuito igual que el sumador, al que cual conecta cuatro puertas XOR a las entradas del número A y una puerta and al primer carry in y al último carry out. Hay un conmutador alimentador con un generador (S/R) de cinco voltios, cambiando su posición suma o resta. Si restamos números positivos, no hay ningún problema, ahora bién, el problema que se plantea en este sumador es a la hora de restar números cuyo resultado sea negativo, el resultado sale complementado a 2. Esto quiere decir que cuando el resultado salga 1111 el resultado complementado a 1 será en binario el 0000. Para complementarlo a 1 en binario solo hay que invertir los ceros por unos y viceversa. El carry de salida sirve como bit de paridad.

CONCLUSIONES

Hasta este punto, se ha descrito del modo más fiel posible, mediante esquemas, tablas, aclaraciones, archivos de Workbench … la construcción de tres circuitos lógicos. Hasta ahora el resultado ha sido según mi punto de vista, bastante satisfactorio, he tenido algunos problemillas a la hora de implementar y de crear el carry look ahead y el sumador/restador. He considerado que la práctica estaría un poco incompleta sin una descripción básica de los circuitos y su funcionamiento, por lo que he añadido un análisis morfológico y un análisis funcional.

LISTADO DE PROGRAMAS Y BIBLIOGRAFÍA

La implementación de las funciones lógicas se ha realizado con el programa Electronic Workbench 4.0d que simula y reproduce los resultados de las funciones lógicas.

Las tablas las he realizado con Microsoft Access 7.00 aplicación independiente y base de datos de Microsoft Office.

El texto y el resto de datos lo he agrupado en Microsoft Word, aplicación independiente y procesador de texto de Microsoft Office.

Para obtener información sobre algunos elementos he consultado el diccionario temático GRANVOX de la editorial BIBLOGRAF (informática) y le libro de clase ARQUITECTURA DE EQUIPOS Y SISTEMAS INFORMÁTICOS de la editorial PARANINFO.

PRÁCTICA 3

• ENUNCIADO:

A/ Realizar los subcircuitos necesarios para visualizar en un display de siete segmentos los operandos y el resultado del sumador-restador. Utilizar decodificadores 7447 y 7448, según sean necesarios. Realizar si es necesario con puertas lógicas los decodificadores de binario a BCD necesarios.

B/ Realizar un display de 4 cifras, en el cual no se vean los ceros no significativos.

C/ Modificar el circuito anterior para que si el número a representar es 0000 solo aparezca el último cero.

• INTRODUCCIÓN:

Los displays de siete segmentos, están formados Diodos emisores de luz.

Un diodo es un componente electrónico a través del cual la corriente pasa en un solo sentido. Los diodos emisores de luz (LED, acrónimo de Light-Emitting Diode) son semiconductores que generan luz al pasar una corriente a través de ellos. Se emplean en numerosos dispositivos comunes, como el sintonizador de un aparato de radio. Cada segmento, el cual está identificado por una letra, es un diodo LED. Una disposición de siete diodos LED en forma de ocho puede utilizarse para presentar cualquier número del 0 al 9. Esta disposición suele emplearse en calculadoras y relojes digitales.

En la actualidad los indicadores de cristal líquido están desplazando a los de diodos.

Al display de siete segmentos se debe conectar un decodificador BCD de 7 segmentos y otro tipos , que lo que hace recoge una entrada de 4 bits para números en BCD y activa una salida correspondiente a la representación hexadecimal de la en entrada BCD.

• DESARROLLO:

REALIZAR LOS SUBCIRCUITOS NECESARIOS PARA VISUALIZAR EN UN DISPLAY DE SIETE SEGMENTOS LOS OPERANDOS Y EL RESULTADO DEL SUMADOR-RESTADOR. UTILIZAR DECODIFICADORES 7447 Y 7448, SEGÚN SEAN NECESARIOS. REALIZAR SI ES NECESARIO CON PUERTAS LÓGICAS LOS DECODIFICADORES DE BINARIO A BCD NECESARIOS.

Este circuito tiene un inconveniente: tenemos cuatro entradas, los números binarios son diez de cero a nueve. Por lo que si en la entrada del decodificador introducimos un número mayor que nueve, aparecen símbolos distintos a los números normales.

SUBCIRCUITO DE LA FIGURA 1:

El inconveniente del circuito anterior se ve subsanado con un display en el cual se generan números de dos cifras. Los sumandos y el resultado se observan en seis displays conectados de la forma siguiente:

SUBCIRCUITOS FIGURA 2.1:

DECENAS Y UNIDADES:

Decodificador 7147 conectado a cuatro puertas NOR y a un decodificador de BCD.

ENTRADA:

Decodificador 74159 conectado a una puerta AND de 6 entradas.

PUERTA:

Cinco puertas AND.

CIRCUITO, SUMADOR, ENTRADAS:

Circuito que forman parte del circuito sumador restador.

BATERÍA:

Alimentación de los circuitos.

REALIZAR UN DISPLAY DE 4 CIFRAS, EN EL CUAL NO SE VEAN LOS CEROS NO SIGNIFICATIVOS.

MODIFICAR EL CIRCUITO ANTERIOR PARA QUE SI EL NÚMERO A REPRESENTAR ES 0000 SOLO APAREZCA EL ÚLTIMO CERO.

Modificaciones respecto a la figura 3:

En la figura 4 hemos realizado ciertas modificaciones respecto la figura 3 para que solo aparezca un cero al representar 0000. Hemos conectado el último RBI a la batería.

SUBCIRCUITOS DE LA FIGURA 3 Y 4:

ANÁLISIS MORFOLÓGICO y FUNCIONAL

Los displays son dispositivos formados por elementos electrónicos llamados diodos LED, conectados según los siguientes esquemas: