Arquitectura de los microprocesadores

Microprocesador 8088, 8086. Registro de uso. Ensamblador. Compilador. Lenguaje máquina. ALU (Arithmetic Logic Unit). Modos de direccionamiento. Coprocesadro matemático 8087. CPU (Central Process Unit)

  • Enviado por: Yjarma
  • Idioma: castellano
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LOS MICROPROCESADORES 8086 Y 8088

HISTORIA

En junio de 1978 Intel lanzó al mercado el primer microprocesador de 16 bits: el 8086. En junio de 1979 apareció el 8088 (internamente igual que el 8086 pero con bus de datos de 8 bits) y en 1980 los coprocesadores 8087 (matemático) y 8089 (de entrada y salida). El primer fabricante que desarrolló software y hardware para estos chips fue la propia Intel. Reconociendo la necesidad de dar soporte a estos circuitos integrados, la empresa invirtió gran cantidad de dinero en un gran y moderno edificio en Santa Clara, California, dedicado al diseño, fabricación y venta de sus sistemas de desarrollo que, como se explicó anteriormente, son computadoras autosuficientes con el hardware y software necesario para desarrollar software de microprocesadores.

Los sistemas de desarrollo son factores clave para asegurar las ventas de una empresa fabricantes de chips. La inmensa mayoría de ventas son a otras empresas, las cuales usan estos chips en aparatos electrónicos, diseñados, fabricados y comercializados por ellas mismas. A estas empresas se las llama "fabricantes de equipo original", o en inglés, OEM (Original Equipment Manufacturer). El disminuir el tiempo de desarrollo de hardware y software para las OEM es esencial, ya que el mercado de estos productos es muy competitivo. Necesitan soporte pues los meses que les puede llevar el desarrollo de las herramientas apropiadas les puede significar pérdidas por millones de dólares. Además quieren ser los primeros fabricantes en el mercado, con lo cual pueden asegurarse las ventas en dos áreas importantes: a corto plazo, ya que al principio la demanda es mucho mayor que la oferta, y a largo plazo, ya que el primer producto marca a menudo los estándares.

De esta manera la empresa Intel había desarrollado una serie completa de software que se ejecutaba en una microcomputadora basada en el 8085 llamada "Intellec Microcomputer Development System". Los programas incluían ensambladores cruzados (éstos son programas que se ejecutan en un microprocesador y generan código de máquina que se ejecuta en otro), compiladores de PL/M, Fortran y Pascal y varios programas de ayuda. Además había un programa traductor llamado CON V86 que convertía código fuente 8080/8085 a código fuente 8086/8088. Si se observan de cerca ambos conjuntos de instrucciones, queda claro que la transformación es sencilla si los registros se traducen así: A -> AL, B -> CH, C -> CL, D -> DH, E -> DL, H -> BH y L -> BL. Puede parecer complicado traducir LDAX B (por ejemplo) ya que el 8088 no puede utilizar el registro CX para direccionamiento indirecto, sin embargo, se puede hacer con la siguiente secuencia: MOV SI, CX; MOV AL, [SI]. Esto aprovecha el hecho que no se utiliza el registro SI. Por supuesto el programa resultante es más largo (en cantidad de bytes) y a veces más lento de correr que en su antecesor 8085. Este programa de conversión sólo servía para no tener que volver a escribir los programas en una primera etapa. Luego debería reescribirse el código fuente en assembler para poder obtener las ventajas de velocidad ofrecidas por el 8088. Luego debía correr el programa en la iSBC 86/12 Single Board Computer basado en el 8086. Debido al engorro que resultaba tener dos plaquetas diferentes, la empresa Godbout Electronics (también de California) desarrolló una placa donde estaban el 8085 y el 8088, donde se utilizaba un ensamblador cruzado provisto por la compañía Microsoft. Bajo control de software, podían conmutarse los microprocesadores. El sistema operativo utilizado era el CP/M (de Digital Research). El desarrollo más notable para la familia 8086/8088 fue la elección de la CPU 8088 por parte de IBM (International Business Machines) cuando en 1981 entró en el campo de las computadoras personales.

Esta computadora se desarrolló bajo un proyecto con el nombre "Acorn" (Proyecto "Bellota") pero se vendió bajo un nombre menos imaginativo, pero más correcto: "Computadora Personal IBM", con un precio inicial entre 1260 dólares y 3830 dólares según la configuración (con 48KB de memoria RAM y una unidad de discos flexibles con capacidad de 160KB costaba 2235 dólares). Esta computadora entró en competencia directa con las ofrecidas por Apple (basado en el 6502) y por Radio Shack (basado en el Z-80).

ARQUITECTURA DE LOS PROCESADORES 8088 Y 8086

El 8086 es un microprocesador de 16 bits, tanto en lo que se refiere a su estructura como en sus conexiones externas, mientras que el 8088 es un procesador de 8 bits que internamente es casi idéntico al 8086. La única diferencia entre ambos es el tamaño del bus de datos externo. Intel trata esta igualdad interna y desigualdad externa dividiendo cada procesador 8086 y 8088 en dos sub-procesadores. O sea, cada uno consta de una unidad de ejecución (EU: Execution Unit) y una unidad interfaz del bus (BIU: Bus Interface Unit). La unidad de ejecución es la encargada de realizar todas las operaciones mientras que la unidad de interfaz del bus es la encargada de acceder a datos e instrucciones del mundo exterior. Las unidades de ejecución son idénticas en ambos microprocesadores, pero las unidades de interfaz del bus son diferentes en varias cuestiones, como se desprende del siguiente diagrama en bloques:

'Arquitectura de los microprocesadores'

La ventaja de esta división fue el ahorro de esfuerzo necesario para producir el 8088. Sólo una mitad del 8086 (el BIU) tuvo que rediseñarse para producir el 8088.

La explicación del diagrama en bloques es la siguiente:

REGISTROS DE USO GENERAL DEL 8086/8088

Tienen 16 bits cada uno y son ocho:

  • AX = Registro acumulador, dividido en AH y AL (8 bits cada uno). Usándolo se produce (en general) una instrucción que ocupa un byte menos que si se utilizaran otros registros de uso general. Su parte más baja, AL, también tiene esta propiedad. El último registro mencionado es el equivalente al acumulador de los procesadores anteriores (8080 y 8085). Además hay instrucciones como DAA; DAS; AAA; AAS; AAM; AAD; LAHF; SAHF; CBW; IN y OUT que trabajan con AX o con uno de sus dos bytes (AH o AL). También se utiliza este registro (junto con DX a veces) en multiplicaciones y divisiones.

  • BX = Registro base, dividido en BH y BL. Es el registro base de propósito similar (se usa para direccionamiento indirecto) y es una versión más potente del par de registros HL de los procesadores anteriores.

  • CX = Registro contador, dividido en CH y CL. Se utiliza como contador en bucles (instrucción LOOP), en operaciones con cadenas (usando el prefijo REP) y en desplazamientos y rotaciones (usando el registro CL en los dos últimos casos).

  • DX = Registro de datos, dividido en DH y DL. Se utiliza junto con el registro AX en multiplicaciones y divisiones, en la instrucción CWD y en IN y OUT para direccionamiento indirecto de puertos (el registro DX indica el número de puerto de entrada/salida).

  • SP = Puntero de pila (no se puede subdividir). Aunque es un registro de uso general, debe utilizarse sólo como puntero de pila, la cual sirve para almacenar las direcciones de retorno de subrutinas y los datos temporarios (mediante las instrucciones PUSH y POP). Al introducir (push) un valor en la pila a este registro se le resta dos, mientras que al extraer (pop) un valor de la pila este a registro se le suma dos.

  • BP = Puntero base (no se puede subdividir). Generalmente se utiliza para realizar direccionamiento indirecto dentro de la pila.

  • SI = Puntero índice (no se puede subdividir). Sirve como puntero fuente para las operaciones con cadenas. También sirve para realizar direccionamiento indirecto.

  • DI = Puntero destino (no se puede subdividir). Sirve como puntero destino para las operaciones con cadenas. También sirve para realizar direccionamiento indirecto. Cualquiera de estos registros puede utilizarse como fuente o destino en operaciones aritméticas y lógicas, lo que no se puede hacer con ninguno de los seis registros que se verán más adelante.

  • UNIDAD ARITMÉTICA Y LÓGICA

    Es la encargada de realizar las operaciones aritméticas (suma, suma con "arrastre", resta, resta con "préstamo" y comparaciones) y lógicas (AND, OR, XOR y TEST). Las operaciones pueden ser de 16 bits o de 8 bits.

    BANDERAS (FLAGS)

    Hay nueve banderas de un bit en este registro de 16 bits. Los cuatro bits más significativos están indefinidos, mientras que hay tres bits con valores determinados: los bits 5 y 3 siempre valen cero y el bit 1 siempre vale uno (esto también ocurría en los procesadores anteriores).

    SISTEMA DE CONTROL DE LA UNIDAD DE EJECUCIÓN

    Es el encargado de decodificar las instrucciones que le envía la cola y enviarle las órdenes a la unidad aritmética y lógica según una tabla que tiene almacenada en ROM llamada CROM (Control Read Only Memory).

    COLA DE INSTRUCCIONES

    Almacena las instrucciones para ser ejecutadas. La cola se carga cuando el bus está desocupado, de esta manera se logra una mayor eficiencia del mismo. La cola del 8086 tiene 6 bytes y se carga de a dos bytes por vez (debido al tamaño del bus de datos), mientras que el del 8088 tiene cuatro bytes. Esta estructura tiene rendimiento óptimo cuando no se realizan saltos, ya que en este caso habría que vaciar la cola (porque no se van a ejecutar las instrucciones que van después del salto) y volverla a cargar con instrucciones que se encuentran a partir de la dirección a donde se salta. Debido a esto las instrucciones de salto son (después de multiplicaciones y divisiones) las más lentas de este microprocesador.

    REGISTROS DE LA UNIDAD DE INTERFAZ CON EL BUS

    El programador puede acceder a cinco registros de 16 bits cada uno, siendo cuatro de ellos registros de segmento y el restante el puntero de instrucción (IP). Los registros de segmento se llaman:

    CS: Registro de segmento de código.

    DS: Registro de segmento de datos.

    ES: Registro de segmento extra.

    SS: Registro de segmento de pila.

    La utilización de estos registros se explica más adelante, en la sección que trata de direccionamiento a memoria.

    LÓGICA DE CONTROL DEL BUS

    El cometido de este bloque es poder unir los bloques anteriormente mencionados con el mundo exterior, es decir, la memoria y los periféricos. El 8088 tiene un bus de datos externo reducido de 8 bits. La razón para ello era prever la continuidad entre el 8086 y los antiguos procesadores de 8 bits, como el 8080 y el 8085. Teniendo el mismo tamaño del bus (así como similares requerimientos de control y tiempo), el 8088, que es internamente un procesador de 16 bits, puede reemplazar a los microprocesadores ya nombrados en un sistema ya existente. El 8088 tiene muchas señales en común con el 8085, particularmente las asociadas con la forma en que los datos y las direcciones están multiplexadas, aunque el 8088 no produce sus propias señales de reloj como lo hace el 8085 (necesita un chip de soporte llamado 8284, que es diferente del 8224 que necesitaba el microprocesador 8080). El 8088 y el 8085 siguen el mismo esquema de compartir los terminales correspondientes a los 8 bits más bajos del bus de direcciones con los 8 bits del bus de datos, de manera que se ahorran 8 terminales para otras funciones del microprocesador. El 8086 comparte los 16 bits del bus de datos con los 16 más bajos del bus de direcciones. El 8085 y el 8088 pueden, de hecho, dirigir directamente los mismos chips controladores de periféricos. Las investigaciones de hardware para sistemas basados en el 8080 o el 8085 son, en su mayoría, aplicables al 8088. En todo lo recién explicado se basó el éxito del 8088.

    MODOS DE DIRECCIONAMIENTO DEL 8086/8088

    Estos procesadores tienen 27 modos de direccionamiento (una cantidad bastante más grande que los microprocesadores anteriores) o reglas para localizar un operando de una instrucción. Tres de ellos son comunes a microprocesadores anteriores: direccionamiento inmediato (el operando es un número que se encuentra en la misma instrucción), direccionamiento a registro (el operando es un registro del microprocesador) y direccionamiento inherente (el operando está implícito en la instrucción, por ejemplo, en la multiplicación uno de los operandos siempre es el acumulador). El resto de los modos sirve para localizar un operando en memoria. Para facilitar la explicación de estos modos, se pueden resumir de la siguiente manera:

    Deben sumarse cuatro cantidades: 1) dirección de segmento, 2) dirección base, 3) una cantidad índice y 4) un desplazamiento.

    La dirección de segmento se almacena en el registro de segmento (DS, ES, SS o CS). En la próxima sección se indica la forma en que se hace esto. Por ahora basta con saber que el contenido del registro de segmento se multiplica por 16 antes de utilizarse para obtener la dirección real. El registro de segmentación siempre se usa para referenciar a memoria.

    La base se almacena en el registro base (BX o BP). El índice se almacena en el registro índice (SI o DI). Cualquiera de estas dos cantidades, la suma de las dos o ninguna, pueden utilizarse para calcular la dirección real, pero no pueden sumarse dos bases o dos índices. Los registros restantes (AX, CX, DX y SP) no pueden utilizarse para direccionamiento indirecto. El programador puede utilizar tanto la base como el índice para gestionar ciertas cosas, tales como matrices de dos dimensiones, o estructuras internas a otras estructuras, esquemas que se utilizan en las prácticas comunes de programación. La base y el índice son variables o dinámicas, ya que están almacenadas en registros de la CPU. Es decir, pueden modificarse fácilmente mientras se ejecuta un programa.

    Además del segmento, base e índice, se usa un desplazamiento de 16 bits, 8 bits o 0 bits (sin desplazamiento). Ésta es una cantidad estática que se fija al tiempo de ensamblado (paso de código fuente a código de máquina) y no puede cambiarse durante la ejecución del programa (a menos que el programa se escriba sobre sí mismo, lo que constituye una práctica no aconsejada).

    Todo esto genera los 24 modos de direccionamiento a memoria que se ven a continuación:

    • Registro indirecto: 1) [BX], 2) [DI]. 3) [SI].

    • Basado: 4) desp8[BX], 5) desp8[BP], 6) desp16[BX], 7) desp16[BP].

    • Indexado: 8) desp8[SI], 9) desp8[DI], 10) desp16[SI], 11) desp16[DI].

    • Basado-indexado: 12) [BX+SI], 13) [BX+DI], 14) [BP+SI], 15) [BX+DI].

    • Basado-indexado con desplazamiento: 16) desp8[BX+SI], 17) desp8[BX+DI], 18) desp8[BP+SI], 19) desp8[BX+DI], 20) desp16[BX+SI], 21) desp16[BX+DI], 22) desp16[BP+SI], 23) desp16[BX+DI].

    • Directo: 24) [desp16].

    Aquí desp8 indica desplazamiento de 8 bits y desp16 indica desplazamiento de 16 bits. Otrascombinaciones no están implementadas en la CPU y generarán error al querer ensamblar, por ejemplo, ADD CL,[DX+SI]. El ensamblador genera el tipo de desplazamiento más apropiado (0, 8 ó 16 bits) dependiendo del valor que tenga la constante: si vale cero se utiliza el primer caso, si vale entre -128 y 127 se utiliza el segundo, y en otro caso se utiliza el tercero. Nótese que [BP] sin desplazamiento no existe. Al ensamblar una instrucción como, por ejemplo, MOV AL,[BP], se generará un desplazamiento de 8 bits con valor cero.

    Esta instrucción ocupa tres bytes, mientras que MOV AL,[SI] ocupa dos, porque no necesita el desplazamiento.

    Estos modos de direccionamiento producen algunos inconvenientes en el 8086/8088. La CPU gasta tiempo calculando una dirección compuesta de varias cantidades. Principalmente esto se debe al hecho de que el cálculo de direcciones está programado en microcódigo (dentro de la CROM del sistema de control de la unidad de ejecución). En las siguientes versiones (a partir del 80186/80188) estos cálculos están cableados en la máquina y, por lo tanto, cuesta mucho menos tiempo el realizarlos.

    Estructura de memoria de segmentación: Como se ha mencionado anteriormente, el 8086/8088 usa un esquema ingenioso llamado segmentación, para acceder correctamente a un megabyte completo de memoria, con referencias de direcciones de sólo 16 bits.

    Hay dos registros de segmento que tienen usos especiales: el microprocesador utiliza el registro CS (con el offset almacenado en el puntero de instrucción IP) cada vez que se debe acceder a un byte de instrucción de programa, mientras que las instrucciones que utilizan la pila (llamados a procedimientos, retornos, interrupciones y las instrucciones PUSH y POP) siempre utilizan el registro de segmento SS (con el offset almacenado en el registro puntero de pila SP). De ahí los nombres que toman: CS es el segmento de código mientras que SS es el registro segmento de pila.

    Para acceder a datos en la memoria se puede utilizar cualquiera de los cuatro registros de segmento, pero uno de ellos provoca que la instrucción ocupe un byte menos de memoria: es el llamado segmento por defecto, por lo que en lo posible hay que tratar de usar dicho segmento para direccionar datos. Este segmento es el DS (registro de segmento de datos) para todos los casos excepto cuando se utiliza el registro base BP. En este caso el segmento por defecto es SS.

    ESTRUCTURA DE INTERRUPCIONES DEL 8086/8088

    Hay tres clases de interrupción: por hardware, por software e internas (a las dos últimas también se las llama "excepciones"). Veremos primeramente el caso de interrupciones por hardware: Como se mencionó anteriormente, el 8086/8088 tiene dos entradas de petición de interrupción: NMI e INTR y una de reconocimiento (INTA). La gran mayoría de las fuentes de interrupción se conectan al pin INTR, ya que esto permite enmascarar las interrupciones (el NMI no). Para facilitar esta conexión, se utiliza el circuito integrado controlador de interrupciones, que tiene el código 8259A. Este chip tiene, entre otras cosas, ocho patas para sendas fuentes de interrupción (IRQ0 - IRQ7), ocho para el bus de datos (D0 - D7), una salida de INTR y una entrada de INTA. Esto permite una conexión directa con el 8088/8086. Al ocurrir una petición de alguna de las ocho fuentes, el 8259A activa la pata INTR. Al terminar de ejecutar la instrucción en curso, el microprocesador activa la pata INTA, lo que provoca que el 8259A envíe por el bus de datos un número de ocho bits (de 0 a 255) llamado tipo de interrupción (programable por el usuario durante la inicialización del 8259A), que el 8086/8088 utiliza para saber cuál es la fuente de interrupción. A continuación busca en la tabla de vectores de interrupción la dirección del manejador de interrupción (interrupt handler). Esto se hace de la siguiente manera. Se multiplica el tipo de interrupción por cuatro, y se toman los cuatro bytes que se encuentran a partir de esa dirección. Los dos primeros indican el offset y los dos últimos el segmento del manejador, como se muestra a continuación.

    Existen algunas interrupciones predefinidas, de uso exclusivo del microprocesador, por lo que no es recomendable utilizar estos tipos de interrupción para interrupciones por hardware o software.

    • Tipo 0: Ocurre cuando se divide por cero o el cociente es mayor que el valor máximo que permite el destino.

    • Tipo 1: Ocurre después de ejecutar una instrucción si TF (Trap Flag) vale 1. Esto permite la ejecución de un programa paso a paso, lo que es muy útil para la depuración de programas.

    • Tipo 2: Ocurre cuando se activa la pata NMI (interrupción no enmascarable).

    • Tipo 3: Existe una instrucción INT que ocupa un sólo byte, que es la correspondiente a este tipo. En los programas depuradores (debuggers) (tales como Debug, CodeView, Turbo Debugger, etc.), se utiliza esta instrucción como punto de parada (para ejecutar un programa hasta una determinada dirección, fijada por el usuario del depurador, se inserta esta instrucción en la dirección correspondiente a la parada y se lanza la ejecución. Cuando el CS:IP apunte a esta dirección se ejecutará la INT 3, lo que devolverá el control del procesador al depurador). Debido a esto, si se le ordena al depurador que ejecute el programa hasta una determinada dirección en ROM (memoria de sólo lectura) (por ejemplo, para ver cómo funciona una subrutina almacenada en dicha memoria), la ejecución seguirá sin parar allí (ya que la instrucción INT 3 no se pudo escribir sobre el programa). En el 80386, con su elaborado hardware de ayuda para la depuración, se puede poner un punto de parada en ROM.

    • Tipo 4: Ocurre cuando se ejecuta la instrucción de interrupción condicional INTO y el flag OF (Overflow Flag) vale 1. Los tipos 5 a 31 (1F en hexadecimal) están reservados para interrupciones internas (también llamados "excepciones") de futuros microprocesadores.

    EL COPROCESADOR MATEMÁTICO 8087

    El procesador de datos numérico (NDP) 8087 aumenta el juego de instrucciones del 8086/8088 mejorando su capacidad de tratamiento de números. Se utiliza como procesador paralelo junto al 8086/8088 añadiendo 8 registros de coma flotante de 80 bits así como instrucciones adicionales. Utiliza su propia cola de instrucciones para controlar el flujo de instrucciones del 8086/8088, ejecutando sólo aquellas instrucciones que le corresponden, e ignorando las destinadas a la CPU 8086/8088. El 8086/8088 deberá funcionar en modo máximo para poder acomodar el 8087. Las instrucciones del NDP 8087 incluyen un juego completo de funciones aritméticas así como un potente núcleo de funciones exponenciales, logarítmicas y trigonométricas. Utiliza un formato interno de números en coma flotante de 80 bits con el cual gestiona siete formatos exteriores.

    LOS NÚMEROS Y SU TRATAMIENTO

    Hay dos tipos de números que aparecen normalmente durante el cálculo: los números enteros y los números reales. Aunque los enteros no dejan de ser un subconjunto de los reales, la computadora trabaja de formas distintas con ambos. Los enteros son fáciles de tratar para la computadora. Los chips microprocesadores de propósito general trabajan con números enteros utilizando la representación binaria de números en complemento a dos. Pueden trabajar incluso con números que excedan el tamaño de la palabra a base de fragmentar los números en unidades más pequeñas. Es lo que se llama aritmética de precisión múltiple. Los números reales, sin embargo, son más difíciles. En primer lugar, la mayoría de ellos nunca pueden representarse exactamente. La representación en coma flotante permite una representación aproximada muy buena en la práctica de los números reales. La representación en coma flotante es en el fondo una variación de la notación científica que puede verse en el visualizador de cualquier calculadora. Con este sistema, la representación de un número consta de tres partes: el signo, el

    exponente y la mantisa.

    PRECISIÓN Y RANGO

    En la representación de números reales aparecen dos problemas fundamentales: la precisión y el rango. Por precisión se entiende la exactitud de un número. En la representación de coma flotante, la mantisa es la encargada de la precisión. La mantisa contiene los dígitos significativos del número independientemente de dónde esté colocada la coma decimal. Si queremos aumentar la precisión de un esquema de representación de punto flotante, basta con añadir dígitos a la mantisa.

    La precisión no es problema en el caso de los enteros, puesto que todo entero viene representado exactamente por su representación en complemento a dos. La representación precisa de los números reales sí es un problema ya que la mayoría de ellos tiene infinitos dígitos, cosa imposible de representar exactamente en una máquina con un número finito de componentes. Puesto que las computadoras permiten almacenar un número finito de dígitos, la representación de los números reales debe realizarse necesariamente por medio de aproximaciones.

    El rango está relacionado con el tamaño de los números que se pueden representar. En los enteros, el rango depende del número de bits que se utilicen. Por ejemplo, con 16 bits pueden representarse números comprendidos entre -32768 y 32767. Para representar todos los enteros sería de nuevo necesario un número infinito de bits. Como puede verse, incluso los enteros tienen un rango restringido. En la notación de coma flotante, es el exponente el que fija el rango. Separando los problemas de precisión y de rango, la notación en coma flotante permite obtener rangos muy grandes con precisión razonable. El rango sigue siendo finito, porque sólo se puede representar un número finito de dígitos del exponente, pero tales dígitos permiten representar un número bastante grande de una forma compacta.

    LOS MICROPROCESADORES 80186 Y 80188

    Estos microprocesadores altamente integrados aparecieron en 1982. Por "altamente integrados" se entiende que el chip contiene otros componentes aparte de los encontrados en microprocesadores comunes como el 8088 u 8086. Generalmente contienen, aparte de la unidad de ejecución, contadores o "timers", y a veces incluyen memoria RAM y/o ROM y otros dispositivos que varían según los modelos. Cuando contienen memoria ROM, a estos chips se los llama microcomputadoras en un sólo chip (no siendo éste el caso de los microprocesadores 80186/80188). Externamente se encapsulaban en el formato PGA (Pin Grid Array) de 68 pines. Los microprocesadores 80188/80186 contenían, en su primera versión, lo siguiente:

    GENERADOR DE RELOJ

    El 80186/80188 contiene un oscilador interno de reloj, que requiere un cristal externo o una fuente de frecuencia con niveles TTL. La salida de reloj del sistema tiene una frecuencia de 8 MHz con 50% de ciclo de trabajo (la mitad del tiempo en estado alto y la otra mitad en estado bajo) a la mitad de frecuencia de oscilación del cristal (que debe ser de 16 MHz). Esta salida puede utilizarse para atacar las entradas de reloj (clock) de otros componentes, haciendo innecesario tener un chip externo dedicado a la generación de reloj.

    TEMPORIZADORES

    En estos microprocesadores se incluyen dos temporizadores / contadores programables para contar o medir tiempos de eventos externos y para generar formas de onda no repetitivas. El tercero, que no está conectado al exterior, es útil para implementar demoras y como un prescaler (divisor) para los otros dos que están conectados exteriormente. Estos temporizadores son muy flexibles y pueden configurarse para contar y medir tiempos de una variedad de actividades de entrada/salida. Cada uno de los tres temporizadores está equipado con un registro contador de 16 bits que contiene el valor actual del contador/temporizador. Puede ser leído o escrito en cualquier momento (aunque el temporizador esté corriendo). Además cada temporizador posee otro registro de 16 bits que contiene el máximo valor que alcanzará la cuenta. Cada uno de los dos temporizadores conectados exteriormente posee otro registro de cuenta de 16 bits que permite alternar la cuenta entre dos valores máximos de cuenta (lo que sirve para generar señales con ciclo de trabajo diferente del 50%) programables por el usuario. Cuando se alcanza la cuenta máxima, se genera una interrupción y el registro que lleva la cuenta (el primero mencionado) se pone a cero. Los temporizadores tienen modos de operación bastante flexibles. Todos pueden programarse para parar o poner la cuenta a cero y seguir corriendo cuando llegan al valor máximo. Los dos temporizadores conectados externamente pueden seleccionar entre el reloj interno (basado en la señal generada por el generador de reloj, explicado en el apartado anterior) y externo, alternar entre dos cuentas máximas (primero se usa una y después la otra) o usar una cuenta máxima (siempre el mismo valor), y pueden programarse para volver a disparar cuando ocurre un evento externo.

    CANALES DE DMA

    La unidad controladora de DMA (Direct Memory Access, lo que indica que no se utiliza la CPU para realizar la transferencia) integrada en el 80186/80188 contiene dos canales independientes de DMA de alta velocidad. Las transferencias de DMA pueden ocurrir entre los espacios de memoria y la de entrada/salida (M - I/O) o entre el mismo espacio (M - M, I/O - I/O), lo que permite que los dispositivos de entrada/salida y los buffers de memoria puedan ubicarse en cualquiera de los espacios. Cada canal de DMA posee punteros fuente y destino de 20 bits que pueden ser incrementados, decrementados o sin cambiar después de cada transferencia (el último caso es útil para I/O). El usuario puede especificar diferentes modos de operación de DMA utilizando el registro de control de 16 bits.

    CONTROLADOR DE INTERRUPCIONES

    Este controlador resuelve las prioridades entre pedidos de interrupción que arriban simultáneamente. Puede aceptar interrupciones de hasta cinco fuentes externas (una no enmascarable (NMI) y cuatro enmascarables) y de fuentes internas (temporizadores y canales de DMA). Cada fuente de interrupción tiene un nivel de prioridad programable y un vector de interrupción predefinido. El hecho de que el tipo de vector (ver discusión sobre esto en el apartado "Estructura de interrupciones" del microprocesador 8086/8088) sea fijo incrementa la velocidad de respuesta a interrupciones en un 50%. Además tiene varios de los modos de operación del circuito integrado controlador de interrupciones 8259A.

    GENERACIÓN DE CHIP SELECT Y READY

    El microprocesador 80186/80188 contiene una lógica de selección de chip programable para proveer señales de chip select para memorias y periféricos y también posee una lógica programable de generación de estados de espera (wait state) para componentes lentos. El resultado de esta lógica es una menor cantidad de circuitos integrados externos ya que se pueden ahorrar alrededor de diez chips TTL. Aparte del menor costo que esto significa, el rendimiento del sistema aumenta como resultado de la eliminación de demoras de propagación externas (las demoras de las señales en el interior de un chip son significativamente menores que las demoras en el exterior). Otra ventaja se refiere a la flexibilidad en la elección del tamaño y velocidad de acceso de las memorias. Pueden programarse tres rangos de memoria (menor, medio y mayor) con longitudes variables (1K, 2K, 4K, ..., 256K). Pueden programarse entre cero y tres estados de espera para poder utilizar memorias de alta velocidad o memorias de bajo costo (y más lentas). Con respecto a la selección de periféricos, pueden direccionarse hasta siete que pueden estar en la zona de memoria y/o de entrada/salida. También pueden programarse los estados de espera para los periféricos.

    UNIDAD CENTRAL DE PROCESO (CPU) DEL 80186/80188

    La funcionalidad agregada del 80186/80188 (temporizadores, DMA, controlador de interrupciones y selección de chip) utiliza registros de control de 16 bits por cada dispositivo integrado. Estos están contenidos en un bloque de control de 256 bytes incluido en la arquitectura de registros del 80186/80188.

    Este bloque de control puede estar en la zona de memoria o en la de entrada/salida, basado en la inicialización de un registro especial de reubicación. Exceptuando estos agregados, el resto de los registros son los mismos que los del 8086/8088.

    El 80186 y 80188 tienen las mismas capacidades, excepto que el 80186 trabaja con un bus de datos externo de 16 bits, mientras que el 80188 opera con ocho. Ambos procesadores operan con un bus de datos interno de 16 bits y generan un bus de direcciones de 20 bits para poder acceder a 220 = 1.048.576 bytes (1 MB). Con lo que se pudo observar, es obvio que estos microprocesadores pueden reemplazar unos 30 circuitos integrados convencionales, con la consiguiente reducción de espacio físico, precio, y requerimientos de potencia, lo que permite utilizar fuentes de alimentación más sencillas, con el consiguiente beneficio económico. De esta manera, es posible encontrarlos en aplicaciones industriales y en algunas plaquetas

    que se conectan a las PC. Con el avance de la tecnología CMOS, era necesario un nuevo 80186. Por ello en 1987 apareció la segunda generación de la familia 80186/80188: los microprocesadores 80C186 y 80C188. El 80C186 es compatible pin a pin con el 80186, y agrega nuevas características: una unidad para preservar energía (disminuye el consumo del microprocesador cuando no se necesita utilizar todos lo s recursos que brinda),una unidad de control de refresco de memorias RAM dinámicas y una interfaz directa al coprocesador matemático 80C187 (esto último no existe en el 80C188). La tecnología CHMOS III utilizada (la misma que para el 80386) permite que el 80C186 corra al doble de velocidad que el 80186 (con el proceso de fabricación HMOS).

    EL COPROCESADOR MATEMÁTICO 80C187

    El 80C187 es un coprocesador relativamente nuevo diseñado para soportar el microprocesador 80C186 (el 80188 no soporta ninguna clase de coprocesadores). Se introdujo en 1989 e implementa el conjunto de instrucciones del 80387. Está disponible en el formato CERDIP (CERamic Dual Inline Package) de 40 pines y LCC (Plastic Leaded Chip Carrier) de 44. La máxima frecuencia es 16 MHz. A dicha frecuencia el consumo máximo es de 780 mW.

    EL MICROPROCESADOR 80286

    Este microprocesador apareció en febrero de 1982. Los avances de integración que permitieron agregar una gran cantidad de componentes periféricos en el interior del 80186/80188, se utilizaron en el 80286 para hacer un microprocesador que soporte nuevas capacidades, como la multitarea (ejecución simultánea de varios programas), lo que requiere que los programas no "choquen" entre sí, alterando uno los datos o las instrucciones de otros programas. El 80286 tiene dos modos de operación: modo real y modo protegido. En el modo real, se comporta igual que un 8086, mientras que en modo protegido, las cosas cambian completamente, como se explica a partir del próximo párrafo. Esto necesitó un nivel de integración mucho mayor. El 80286 contiene 134.000 transistores dentro de su estructura (360% más que el 8086). Externamente está encapsulado en formato PLCC (Plastic Leaded Chip Carrier) con pines en forma de J para montaje superficial, o en formato PGA (Pin Grid Array), en ambos casos con 68 pines. El microprocesador 80286 ha añadido un nuevo nivel de satisfacción a la arquitectura básica del 8086, incluyendo una gestión de memoria con la extensión natural de las capacidades de direccionamiento del procesador. El 80286 tiene elaboradas facilidades incorporadas de protección de datos. Otras características incluyen todas las características del juego de instrucciones del 80186, así como la extensión del espacio direccionable a 16 MB, utilizando 24 bits para direccionar (224 = 16.777.216).

    El 80286 revisa cada acceso a instrucciones o datos para comprobar si puede haber una violación de los derechos de acceso. Este microprocesador está diseñado para usar un sistema operativo con varios niveles de privilegio. En este tipo de sistemas operativos hay un núcleo que, como su nombre indica, es la parte más interna del sistema operativo. El núcleo tiene el máximo privilegio y los programas de aplicaciones el mínimo. Existen cuatro niveles de privilegio. La protección de datos en este tipo de sistemas se lleva a cabo teniendo segmentos de código (que incluye las instrucciones), datos (que incluye la pila aparte de las variables de los programas) y del sistema (que indican los derechos de acceso de los otros segmentos).

    Para un usuario normal, los registros de segmentación (CS, DS, ES, SS) parecen tener los 16 bits usuales. Sin embargo, estos registros no apuntan directamente a memoria, como lo hacían en el 8086. En su lugar, apuntan a tablas especiales, llamadas tablas de descriptores, algunas de las cuales tienen que ver con el usuario y otras con el sistema operativo. Actualmente a los 16 bits, cada registro de segmento del 80286 mantiene otros 57 bits invisibles para el usuario. Ocho de estos bits sirven para mantener los derechos de acceso (sólo lectura, sólo escritura y otros), otros bits mantienen la dirección real (24 bits) del principio del segmento y otros mantienen la longitud permitida del segmento (16 bits, para tener la longitud máxima de 64 KB). Por ello, el usuario nunca sabe en qué posición real de memoria está ejecutando o dónde se ubican los datos y siempre se mantiene dentro de ciertas fronteras. Como protección adicional, nunca se permite que el usuario escriba en el segmento de código (en modo real se puede escribir sobre dicho segmento). Ello previene que el usuario modifique su programa para realizar actos ilegales y potencialmente peligrosos. Hay también provisiones para prever que el usuario introduzca en el sistema un "caballo de Troya" que pueda proporcionarle un estado de alto privilegio.

    El 80286 tiene cuatro nuevos registros. Tres de ellos apuntan a las tablas de descriptores actualmente en uso. Estas tablas contienen información sobre los objetos protegidos en el sistema. Cualquier cambio de privilegio o de segmento debe realizarse a través de dichas tablas. Adicionalmente hay varios banderas nuevas.

    Existen varias instrucciones nuevas, además de las introducidas con el 80186. Todas estas instrucciones se refieren a la gestión de memoria y protección del sistema haciendo cosas tales como cargar y almacenar el contenido de las banderas especiales y los punteros a las tablas de descriptores.

    MODO PROTEGIDO DEL 80286

    MECANISMO DE DIRECCIONAMIENTO

    Como en modo real, en modo protegido se utilizan dos componentes para formar la dirección física: un selector de 16 bits se utiliza para determinar la dirección física inicial del segmento, a la cual se suma una dirección efectiva (offset) de 16 bits.

    La diferencia entre los dos modos radica en el cálculo de la dirección inicial del segmento. En modo protegido el selector se utiliza para especificar un índice en una tabla definida por el sistema operativo. La tabla contiene la dirección base de 24 bits de un segmento dado. La dirección física se obtiene sumando la dirección base hallada en la tabla con el offset.

    SEGMENTACIÓN

    La segmentación es un método de manejo de memoria. La segmentación provee la base para la protección. Los segmentos se utilizan para encapsular regiones de memoria que tienen atributos comunes.

    Por ejemplo, todo el código de un programa dado podría estar contenido en un segmento, o una tabla del sistema operativo podría estar en un segmento. Toda la información sobre un segmento se almacena en una estructura de ocho bytes llamada descriptor. Todos los descriptores del sistema están en tablas en memoria que reconoce el hardware.

    INICIALIZACIÓN Y TRANSICIÓN A MODO PROTEGIDO

    Como el 80286 comienza la ejecución (después de activar el pin RESET) en modo real, es necesario inicializar las tablas del sistema y los registros con los valores apropiados. Los registros GDTR e IDTR deben referirse a tablas de descriptores globales y de interrupción (respectivamente) que sean válidas. Para entrar en modo protegido debe ponerse el bit PE (bit 0 de MSW) a 1 utilizando la instrucción

    LMSW. Después de entrar en modo protegido, la siguiente instrucción deberá ser un JMP intersegmento para cargar el registro CS y liberar la cola de instrucciones. El paso final es cargar todos los registros de segmentos de datos con los valores iniciales de los selectores.

    Una forma alternativa de entrar en modo protegido que es especialmente apropiada en sistemas operativos multitarea consiste en realizar un cambio de tarea para cargar todos los registros. En este caso la GDT contendría dos descriptores de TSS además de los descriptores de código y datos necesarios para la primera tarea. La primera instrucción JMP en modo protegido saltaría al TSS causando un cambio de tarea y cargando todos los registros con los valores almacenados en el TSS. El registro TR (Task State Segment Register) deberá apuntar un descriptor de TSS válido ya que un cambio de tarea almacena el estado de la tarea actual en el TSS apuntado por TR.

    EL COPROCESADOR MATEMÁTICO 80287

    La interfaz coprocesador-CPU es totalmente diferente que en el caso del 8087. Como el 80286 implementa protección de memoria a través de un MMU basado en segmentación, hubiera sido demasiado caro duplicar esta lógica en el coprocesador, que una solución como la interfaz 8086/8088 a 8087 hubiera demandado. En vez de ello, en un sistema con 80286 y 80287 la CPU busca y almacena todos los códigos de operación para el coprocesador. La información se pasa a través de los puertos F8h-FFh del CPU. Como estos puertos son accesibles bajo el control del programa, se debe tener cuidado en los programas que no se escriban datos en dichos puertos, ya que esto podría corromper datos en el coprocesador. La combinación 8087/8088 se puede caracterizar como una cooperación de compañeros, mientras que el 80286/287 es más una relación amo/esclavo. Esto hace más fácil la sincronización, ya que la instrucción completa y el flujo de datos del coprocesador pasa a través de la CPU. Antes de ejecutar la mayoría de las instrucciones del coprocesador, el 80286 verifica su pin /BUSY, que está conectado al 80287 y señala si aún está ejecutando una instrucción previa o encontró una excepción. Por lo tanto la instrucción WAIT antes de las instrucciones del coprocesador está permitida pero no es necesaria.

    La unidad de ejecución del 80287 es prácticamente idéntica al del 8087, esto es, casi todas las instrucciones se ejecutan en la misma cantidad de ciclos de reloj en ambos coprocesadores. Sin embargo debido a la comunicación que debe realizar el 80287 con la CPU (alrededor de 40 ciclos de reloj), una combinación 80286/80287 puede tener menor rendimiento de punto flotante que un sistema 8086/8087 corriendo a la misma velocidad de reloj.

    Versiones del 80287: El 80287 fue el coprocesador original para el procesador 80286 y se introdujo en 1983. Usa la misma unidad de ejecución interna que el 8087 y tiene la misma velocidad (a veces es más lento debido al tiempo que tarda la comunicación con el 80286). Como el 8087, no provee compatibilidad completa con la norma IEEE-754 de punto flotante que apareció en 1985. El 80287 fue realizado en tecnología NMOS con el formato externo CERDIP de 40 pines. La frecuencia máxima era de 10 MHz. El consumo de potencia era el mismo que el del 8087 (2,4 watt máximo). El 80287 ha sido reemplazado pon su sucesor más rápido, el 287XL, basado en tecnología CMOS e introducido en 1990. Como tiene la misma unidad de ejecución que el 80387, cumple con la norma IEEE-754 y ejecuta bastante más rápido que su antecesor. A 12,5 MHz consume 675 mW (la cuarta parte que su antecesor).

    EL MICROPROCESADOR 80386

    INTRODUCCIÓN

    El 80386 consiste en una unidad central de proceso (CPU), una unidad de manejo de memoria (MMU) y una unidad de interfaz con el bus (BIU). La CPU está compuesta por la unidad de ejecución y la unidad de instrucciones. La nidad de ejecución contiene los ocho registros de 32 bits de propósito general que se utilizan para el cálculo de direcciones y operaciones con datos y un barrel shifter de 64 bits que se utiliza para acelerar las operaciones de desplazamiento, rotación, multiplicación y división. Al contrario de los microprocesadores previos, la lógica de división y multiplicación utiliza un algoritmo de 1 bit por ciclo de reloj. El algoritmo de multiplicación termina la iteración cuando los bits más significativos del multiplicador son todos ceros, lo que permite que las multiplicaciones típicas de 32 bits se realicen en menos de un microsegundo.

    La unidad de instrucción decodifica los códigos de operación (opcodes) de las instrucciones que se encuentran en una cola de instrucciones (cuya longitud es de 16 bytes) y los almacena en la cola de instrucciones decodificadas (hay espacio para tres instrucciones). El sistema de control de la unidad de ejecución es el encargado de decodificar las instrucciones que le envía la cola y enviarle las órdenes a la unidad aritmética y lógica según una tabla que tiene almacenada en ROM llamada CROM (Control Read Only Memory).

    La unidad de manejo de memoria (MMU) consiste en una unidad de segmentación (similar a la del 80286) y una unidad de paginado (nuevo en este microprocesador). La segmentación permite el manejo del espacio de direcciones lógicas agregando un componente de direccionamiento extra, que permite que el código y los datos se puedan reubicar fácilmente. El mecanismo de paginado opera por debajo y es transparente al proceso de segmentación, para permitir el manejo del espacio de direcciones físicas. Cada segmento se divide en uno o más páginas de 4 kilobytes. Para implementar un sistema de memoria virtual (aquél donde el programa tiene un tamaño mayor que la memoria física y debe cargarse por partes (páginas) desde el disco rígido), el 80386 permite seguir ejecutando los programas después de haberse detectado fallos de segmentos o de páginas. Si una página determinada no se encuentra en memoria, el 80386 se lo indica al sistema operativo mediante la excepción 14, luego éste carga dicha página desde el disco y finalmente puede seguir ejecutando el programa, como si hubiera estado dicha página todo el tiempo. Como se puede observar, este proceso es transparente para la aplicación, por lo que el programador no debe preocuparse por cargar partes del código desde el disco ya que esto lo hace el sistema operativo con la ayuda del microprocesador. La memoria se organiza en uno o más segmentos de longitud variable, con tamaño máximo de 4 gigabytes. Estos segmentos, como se vio en la explicación del 80286, tienen atributos asociados, que incluyen su ubicación, tamaño, tipo (pila, código o datos) y características de protección. La unidad de segmentación provee cuatro niveles de protección para aislar y proteger aplicaciones y el sistema operativo. Este tipo de protección por hardware permite el diseño de sistemas con un alto grado de integridad.

    El 80386 tiene dos modos de operación: modo de direccionamiento real (modo real), y modo de direccionamiento virtual protegido (modo protegido). En modo real el 80386 opera como un 8086 muy rápido, con extensiones de 32 bits si se desea. El modo real se requiere primariamente para preparar el procesador para que opere en modo protegido. El modo protegido provee el acceso al sofisticado manejo de memoria y paginado.

    Dentro del modo protegido, el software puede realizar un cambio de tarea para entrar en tareas en modo 8086 virtual (V86 mode) (esto es nuevo con este microprocesador). Cada una de estas tareas se comporta como si fuera un 8086 el que lo está ejecutando, lo que permite ejecutar software de 8086 (un programa de aplicación o un sistema operativo). Las tareas en modo 8086 virtual pueden aislarse entre sí y del sistema operativo (que debe utilizar instrucciones del 80386), mediante el uso del paginado y el mapa de bits de permiso de entrada/salida (I/O Permission Bitmap).

    Finalmente, para facilitar diseños de hardware de alto rendimiento, la interfaz con el bus del 80386 ofrece pipelining de direcciones, tamaño dinámico del ancho del bus de datos (puede tener 16 ó 32 bits según se desee en un determinado ciclo de bus) y señales de habilitación de bytes por cada byte del bus de datos. Hay más información sobre esto en la sección de hardware del 80386.

    VERSIONES DEL 80386

    80386: En octubre de 1985 la empresa Intel lanzó el microprocesador 80386 original de 16 MHz, con una velocidad de ejecución de 6 millones de instrucciones por segundo y con 275.000 transistores. La primera empresa en realizar una computadora compatible com IBM PC AT basada en el 80386 fue Compaq con su Compaq Deskpro 386 al año siguiente.

    386SX: Para facilitar la transición entre las computadoras de 16 bits basadas en el 80286, apareció en junio de 1988 el 80386 SX con bus de datos de 16 bits y 24 bits de direcciones (al igual que en el caso del 80286). Este microprocesador permitió el armado de computadoras en forma económica que pudieran correr programas de 32 bits. El 80386 original se le cambió de nombre: 80386 DX.

    386SL: En 1990 Intel introdujo el miembro de alta integración de la familia 386: el 80386 SL con varias características extras (25 MHz, frecuencia reducida ó 0 MHz, interfaz para caché opcional externo de 16, 32 ó 64 KB, soporte de LIM 4.0 (memoria expandida) por hardware, generación y verificación de paridad, ancho de bus de datos de 8 ó 16 bits) que lo hacen ideal para equipos portátiles.

    DIAGRAMA EN BLOQUES DEL 80386

    'Arquitectura de los microprocesadores'

    REGISTROS DEL 80386

    El 80386 tiene registros de 32 bits en las siguientes categorías:

    • Registros de propósito general.

    • Registros de segmento.

    • Puntero de instrucciones

    • Banderas.

    • Registros de control (nuevos en el 80386).

    • Registros de direcciones de sistema.

    • Registros de depuración (debug) (nuevos en el 80386).

    • Registros de test (nuevos en el 80386).

    Todos los registros de los microprocesadores 8086, 80186 y 80286 son un subconjunto de los del 80386. La siguiente tabla muestra los registros de la arquitectura base del 80386, que incluye los registros de uso general, el puntero de instrucciones y el registro de banderas. Los contenidos de estos registros y de los selectores del párrafo siguiente son específicos para cada tarea, así que se cargan automáticamente al ocurrir una operación de cambio de tarea. La arquitectura base también incluye seis segmentos direccionables directamente, cada uno de 4 gigabytes de tamaño máximo. Los segmentos se indican mediante valores de selectores puestos en los registros de segmento del 80386. Si se desea se pueden cargar diferentes selectores a medida que corre el programa.

    Registros de la arquitectura base

    Tipo

    Registros

    Bits 31-16

    Bits 15-0

    Descripción

    Uso General

    EAX

    EAX31-16

    EAX15-0 = AX

    Acumulador

    EBX

    EBX31-16

    EBX15-0 = BX

    Base

    ECX

    ECX31-16

    ECX15-0 = CX

    Contador

    EDX

    EDX31-16

    EDX15-0 = DX

    Datos

    ESI

    ESI31-16

    ESI15-0 = SI

    Índice Fuente

    EDI

    EDI31-16

    EDI15-0 = DI

    Índice Destino

    EBP

    EBP31-16

    EBP15-0 = BP

    Puntero Base

    ESP

    ESP31-16

    ESP15-0 = SP

    Puntero de Pila

    De Segmento

    CS

    No aplicable: son registros de 16 Bits

    CS

    Segmento de Codigo

    SS

    SS

    Segmento de Pila

    DS

    DS

    Segmento de Datos

    ES

    DS

    Segmento de

    Datos extra

    FS

    DS

    GS

    DS

    Otros

    EIP

    EIP31-16

    EIP15-0 = IP

    Puntero de Instrucciones

    EFlags

    EFlags31-16

    EFlags15-0 = Flags

    Banderas

    REGISTROS DE PROPÓSITO GENERAL

    Los ocho registros de propósito general de 32 bits mantienen datos y direcciones. Estos registros soportan operandos de 1, 8, 16, 32 y 64 bits y campos de bits de 1 a 32 bits. Soportan operandos de direcciones de 16 y de 32 bits. Los nombres simbólicos son: EAX, EBX, ECX, EDX, ESI, EDI, EBP y ESP. Los 16 bits menos significativos se pueden acceder separadamente. Esto se hace usando los nombres AX, BX, CX, DX, SI, DI, BP y SP, que se utilizan de la misma manera que en los procesadores previos. Al igual que en el 80286 y anteriores, AX se divide en AH y AL, BX se divide en BH y BL, CX se divide en CH y CL y DX se divide en DH y DL.

    Los ocho registros de uso general de 32 bits se pueden usar para direccionamiento indirecto. Cualquiera de los ocho registros puede ser la base y cualquiera menos ESP puede ser el índice. El índice se puede multiplicar por 1, 2, 4 u 8.

    En modo real y en modo 8086 virtual, la suma de la base, el índice y el desplazamiento debe estar entre 0 y 65535 para que no se genere una excepción 13. El segmento por defecto es SS si se utiliza EBP o ESP como base, en caso contrario es DS. En el caso de usar direccionamiento de 16 bits, sólo se pueden usar las mismas combinaciones que para el 8088. No se pueden mezclar registros de 16 y de 32 bits para direccionamiento indirecto.

    PUNTERO DE INSTRUCCIONES

    El puntero de instrucciones es un registro de 32 bits llamado EIP, el cual mantiene el offset de la próxima instrucción a ejecutar. El offset siempre es relativo a la base del segmento de código (CS). Los 16 bits menos significativos de EIP conforman el puntero de instrucciones de 16 bits llamado IP, que se utiliza para direccionamiento de 16 bits.

    REGISTRO DE BANDERAS

    Es un registro de 32 bits llamado EFlags. Los bits definidos y campos de bits controlan ciertas operaciones e indican el estado del 80386. Los 16 bits menos significativos (bits 15-0) llevan el nombre de

    Flags, que es más útil cuando se ejecuta código de 8086 y 80286.

    Registros de segmento del 80386

    Son seis registros de 16 bits que mantienen valores de selectores de segmentos identificando los segmentos que se pueden direccionar. En modo protegido, cada segmento puede tener entre un byte y el espacio total de direccionamiento (4 gigabytes). En modo real, el tamaño del segmento siempre es 64 KB.

    Los seis segmentos direccionables en cualquier momento se definen mediante los registros de segmento CS, DS, ES, FS, GS, SS. El selector en CS indica el segmento de código actual, el selector en SS indica el segmento de pila actual y los selectores en los otros registros indican los segmentos actuales de datos.

    REGISTROS DE CONTROL

    El 80386 tiene tres registros de control de 32 bits, llamados CR0, CR2 y CR3, para mantener el estado de la máquina de naturaleza global (no el específico de una tarea determinada). Estos registros, junto con los registros de direcciones del sistema, mantienen el estado de la máquina que afecta a todas las tareas en el sistema. Para acceder los registros de control, se utiliza la instrucción MOV.

    MODO PROTEGIDO EN EL 80386

    Está basado en el modo protegido del 80286.

    MODO VIRTUAL 8086

    El 80386 permite la ejecución de programas para el 8086 tanto en modo real como en modo virtual 8086.

    De los dos métodos, el modo virtual es el que ofrece al diseñador del sistema la mayor flexibilidad. El modo virtual permite la ejecución de programas para el 8086 manteniendo el mecanismo de protección del 80386. En particular, esto permite la ejecución simultánea de sistemas operativos y aplicaciones para el 8086, y un sistema operativo 80386 corriendo aplicaciones escritas para el 80286 y el 80386. El escenario más común consiste en correr una o más aplicaciones de DOS simultáneamente mientras se corren programas escritos para Windows, todo al mismo tiempo.

    Una de las mayores diferencias entre los modos real y protegido es cómo se interpretan los selectores de segmentos. Cuando el procesador ejecuta en modo virtual los registros de segmento se usan de la misma manera que en modo real. El contenido del registro de segmento se desplaza hacia la izquierda cuatro bits y luego se suma al offset para formar la dirección lineal.

    El 80386 permite al sistema operativo especificar cuales son los programas que utilizan el mecanismo de direccionamiento del 8086, y los programas que utilizan el direccionamiento de modo protegido, según la tarea que pertenezcan (una tarea determinada corre en modo virtual o en modo protegido). Mediante el uso del paginado el espacio de direcciones de un megabyte del modo virtual se puede mapear en cualquier lugar dentro del espacio de direccionamiento de 4GB. Como en modo real, las direcciones efectivas (offsets) que superen los 64KB causarán una excepción 13.

    El hardware de paginación permite que las direcciones lineales de 20 bits producidos por el programa que corre en modo virtual se dividan en 1MB/4(KB/página) = 256 páginas. Cada una de las páginas se pueden ubicar en cualquier lugar dentro del espacio de direcciones físicas de 4GB del 80386. Además, como el registro CR3 (el registro que indica la base del directorio de páginas) se carga mediante un cambio de tareas, cada tarea que corre en modo virtual puede usar un método exclusivo para realizar la correspondencia entre las páginas y las direcciones físicas. Finalmente, el hardware de paginado permite compartir el código del sistema operativo que corre en 8086 entre múltiples aplicaciones que corren en dicho microprocesador.

    Todos los programas que corren en el modo virtual 8086 se ejecutan en el nivel de privilegio 3, el nivel de menor privilegio, por lo que estos programas se deben sujetar a todas las verificaciones de protección que ocurren en modo protegido. En el modo real, los programas corren en el nivel de privilegio cero, el nivel de mayor privilegio.

    Cuando una tarea corre en modo virtual, todas las interrupciones y excepciones realizan un cambio de nivel de privilegio hacia el nivel cero, donde corre el sistema operativo 80386. Dicho sistema operativo puede determinar si la interrupción vino de una tarea corriendo en modo virtual o en modo protegido examinando el bit VM de la imagen de las banderas en la pila (el sistema operativo no debe leer directamente el bit VM puesto que se pone a cero automáticamente al entrar a la rutina de atención de interrupción).

    Para entrar al modo virtual 8086, habrá que ejecutar una instrucción IRET cuando CPL = 0 y cuya imagen de las banderas en la pila tenga el bit VM a uno. Otra posibilidad consiste en ejecutar un cambio de tarea hacia una tarea cuyo TSS tipo 386 tenga el bit VM a uno en la imagen de las banderas.

    ALIMENTACIÓN

    El 80386 está implementado mediante la tecnología CHMOS III y tiene requerimientos modestos de potencia. Sin embargo, su alta frecuencia de operación y 72 buffers de salida (dirección, datos, control y HLDA) puede causar picos de potencia cuando los distintos buffers cambian de nivel (conmutan) simultáneamente. Para una distribución limpia de potencia, existen 20 terminales de Vcc (positivo) y 21 de Vss (referencia) que alimentan a las diferentes unidades funcionales del 80386.

    Los terminales de Vcc son: A1, A5, A7, A10, A14, C5, C12, D12, G2, G3, G12, G14, L12, M3, M7, M13, N4, N7, P2 y P8.

    Los terminales de Vss son: A2, A6, A9, B1, B5, B11, B14, C11, F2, F3, F14, J2, J3, J12, J13, M4, M8, M10, N3, P6, P14.

    Las conexiones de potencia y masa se deben realizar a todos los terminales externos mencionados más arriba. En el circuito impreso, todos los terminales de Vcc deben conectarse a un plano de Vcc, mientras que los terminales de Vss deben ir al plano de GND.

    Debe haber buenos capacitores de desacople cerca del 80386. El 80386 controlando los buses de datos y dirección puede causar picos de potencia, particularmente cuando se manejan grandes cargas capacitivas.

    Se recomiendan capacitores e interconexiones de baja inductancia para un mejor rendimiento eléctrico. La inductancia se puede reducir acortando las pistas del circuito impreso entre el 80386 y los capacitores de desacople tanto como sea posible.

    SEÑAL DE RELOJ

    La señal clock CLK2 provee la temporización para el 80386. Se divide por dos internamente para generar el reloj interno del microprocesador que se utiliza para la ejecución de las instrucciones. El reloj interno posee dos fases: "fase uno" y "fase dos". Cada período de CLK2 es una fase del reloj interno. Si se desea, la fase del reloj interno se puede sincronizar a una fase conocida aplicando la señal de RESET con los tiempos que se indican en el manual del circuito integrado. El terminal correspondiente es el F12.

    BUS DE DATOS

    Bus de datos (D0 - D31): Estas señales bidireccionales proveen el camino de los datos de propósito general entre el 80386 y los otros dispositivos. Las entradas y salidas del bus de datos indican "1" cuando están en estado alto (lógica positiva). El bus de datos puede transferir datos en buses de 32 ó 16 bits utilizando una característica especial de este chip controlada por la entrada BS16#. Durante cualquier operación de escritura y durante los ciclos de halt (parada) y shutdown (apagado), el 80386 siempre maneja las 32 señales del bus de datos aunque el tamaño del bus (según las entrada BS16#) sea de 16 bits.

    BUS DE DIRECCIONES

    Bus de direcciones (A2 - A31): Estas salidas de tres estados proveen las direcciones de memoria y de los puertos de entrada/salida. El bus de direcciones es capaz de direccionar 4 gigabytes de espacio de memoria física (00000000h-FFFFFFFFh) y 64 kilobytes de espacio de entrada/salida (00000000-0000FFFFh) para E/S programada. Las transferencias de E/S generadas automáticamente para la comunicación entre el 80386 y el coprocesador utilizan las direcciones 800000F8h-800000FFh, así que A31 en estado alto junto con M/IO# en estado bajo proveen la señal de selección del coprocesador.

    Las salidas de habilitación de byte (BE0# a BE3#), indican directamente cuáles bytes del bus de datos de 32 bits son los que realmente se utilizan en la transferencia. Esto es lo más conveniente para el hardware externo.

    EL COPROCESADOR MATEMÁTICO 80387

    La interfaz en los sistemas 80386/80387 es muy similar a la de los sistemas 80286/80287. Sin embargo, para prevenir la corrupción de datos del coprocesador debido a errores de los programas que corren en la CPU, se utilizan los puertos de entrada/salida 800000F8h-800000FFh que no son accesibles a los programas. La comunicación ha sido optimizada ya que, al utilizar transferencias de 32 bits, se necesitan de 14 a 20 ciclos de reloj. La única manera de eliminar esta pérdida de tiempo consiste en integrar el coprocesador y la CPU en un único chip, como se hizo posteriormente en el microprocesador 80486.

    VERSIONES DEL 80387

    El 80387 fue la primera generación de coprocesadores específicamente diseñados para la CPU 80386. Fue introducido en 1986, un año después que el CPU 80386. El 80387 fue superado por el 387DX, que fue introducido en 1989. El viejo 80387 era 20% más lento que el 387DX. El 80387 estába empaquetado en el formato PGA de 68 pines y estaba manufacturado con la tecnología CHMOS III de 1,5 micrones. La máxima velocidad del 80387 fue de 20 MHz. El 387DX es la segunda generación. Esta versión está realizada en un proceso CMOS más avanzado (tecnología CHMOS IV) que permite una frecuencia de 33 MHz. Algunas instrucciones se han mejorado mucho más que el 20% de promedio. Por ejemplo, la instrucción FBSTP es 3,64 veces más rápido que en el 80387.

    El 387SX es el coprocesador que se aparea con el 386SX con un bus de datos de 16 bits, en vez de los 32 que tienen los anteriores. El 387SX tiene la misma unidad de ejecución que el 80387 original. Viene en formato PLCC (Plastic Leaded Chip Carrier) de 68 pines con una frecuencia máxima de 20 MHz.

    El 387SL (que se introdujo en 1992) se diseñó para ser utilizado en sistemas junto con el 386SL en notebooks y laptops. Está realizado con la tecnología CHMOS IV estática (no se pierden los datos internos si se detiene el reloj) y tiene la misma unidad de ejecución que el 387DX.

    EL MICROPROCESADOR 80486

    BLOQUES QUE COMPONEN EL 80486

    Este microprocesador es básicamente un 80386 con el agregado de una unidad de punto flotante compatible con el 80387 y un caché de memoria de 8 KBytes. Por lo tanto los bloques que componen el 80486 son los siguientes:

  • Unidad de ejecución: Incluye los registros de uso general de 32 bits, la unidad lógico-matemática y un barrel shifter de 64 bits. La unidad de ejecución está mejorada con lo que se necesita un solo ciclo de reloj para las instrucciones más frecuentes.

  • Unidad de segmentación: Incluye los registros de segmento, los cachés de información de descriptores y la lógica de protección. No tiene diferencias con respecto al 80386.

  • Unidad de paginación: Es la encargada de traducir las direcciones lineales (generadas por la unidad anterior) en direcciones físicas. Incluye el buffer de conversión por búsqueda (TLB). Los últimos modelos (DX4, algunos DX2) soportan páginas de 4MB aparte de las de 4KB del 80386.

  • Unidad de caché: La evolución de las memorias hizo que el tiempo de acceso de las mismas decrecieran lentamente, mientras que la velocidad de los microprocesadores aumentaba exponencialmente. Por lo tanto, el acceso a memoria representaba el cuello de botella. La idea del caché es tener una memoria relativamente pequeña con la velocidad del microprocesador. La mayoría del código que se ejecuta lo hace dentro de ciclos, con lo que, si se tiene el ciclo completo dentro del caché, no sería necesario acceder a la memoria externa. Con los datos pasa algo similar: también ocurre un efecto de localidad. El caché se carga rápidamente mediante un proceso conocido como "ráfaga", con el que se pueden transferir cuatro bytes por ciclo de reloj. Más abajo se da información más detallada de esta unidad.

  • Interfaz con el bus: Incluye los manejadores del bus de direcciones (con salidas de A31-A2 y BE0# a BE3# (mediante esto último cada byte del bus de datos se habilita por separado)), bus de datos de 32 bits y bus de control.

  • Unidad de instrucciones: Incluye la unidad de prebúsqueda que le pide los bytes de instrucciones al caché (ambos se comunican mediante un bus interno de 128 bits), una cola de instrucciones de 32 bytes, la unidad de decodificación, la unidad de control, y la ROM de control (que indica lo que deben hacer las instrucciones).

  • Unidad de punto flotante: Incluye ocho registros de punto flotante de 80 bits y la lógica necesaria para realizar operaciones básicas, raíz cuadrada y trascendentes de punto flotante. Es tres o cuatro veces más rápido que un 386DX y 387DX a la misma frecuencia de reloj. Esta unidad no está incluida en el modelo 486SX.

  • UNIDAD DE CACHÉ

    Estos procesadores tienen un caché interno que almacena 8KB de instrucciones y datos excepto el DX4 y el Write-back enhanced DX4 que tienen 16KB de caché interno. El caché aumenta el rendimiento del sistema ya que las lecturas se realizan más rápido desde el caché que desde la memoria externa. Esto también reduce el uso del bus externo por parte del procesador. Éste es un caché de primer nivel (también llamado L1).

    El procesador 80486 puede usar un caché de segundo nivel (también llamado L2) fuera del chip para aumentar aún más el rendimiento general del sistema. Si bien la operación de estos cachés internos y externos son transparentes a la ejecución de los programas, el conocimiento de su funcionamiento puede servir para optimizar el software. El caché está disponible en todos los modos de funcionamiento del procesador: modo real, modo protegido y modo de manejo del sistema.

    Funcionamiento

    El caché es una memoria especial, llamada memoria asociativa. Dicha memoria tiene, asociado a cada unidad de memoria, un tag, que almacena la dirección de memoria que contiene los datos que están en la unidad de memoria. Cuando se desea leer una posición de memoria mediante esta memoria asociativa, se comparan todos los tags con esta dirección. Si algún tag tiene esta dirección, se dice que hubo un acierto (cache hit en inglés) con lo que se puede leer la información asociada a ese tag. En caso contrario hay un fallo (cache miss en inglés), con lo que hay que perder un ciclo de bus para leer el dato que está en memoria externa. En el caso del 80486, cada unidad de memoria son 16 bytes. Esta cantidad es una línea del caché. Las líneas pueden ser válidas (cuando contienen datos de la memoria principal) o inválidas (en este caso la línea no contiene información útil). Como el caché se llena por líneas completas (comenzando por direcciones múltiplos de 16), hay que tratar de no leer posiciones aleatorias de la memoria, ya que en este caso, si se leen bytes en posiciones alejadas unas de otras, el procesador usará cuatro ciclos de bus para leer 16 bytes (para llenar una línea) por cada byte que deseamos leer. Esto no es problema para el código o la pila (stack) ya que éstos se acceden generalmente de manera secuencial.

    Hay dos clases de cachés: write-through y write-back retroescritura)(implementado solamente en los modelos write-back enhanced DX2 y write-back enhanced DX4). La diferencia entre las dos radica en el momento de escritura. Las primeras siempre escriben en la memoria principal, mientras que las otras sólo escriben cuando se llena el caché y hay que desocupar una línea. Esto último aumenta el rendimiento del sistema.

    VERSIONES DEL 80486

    80486 DX: En abril de 1989 la compañía Intel presentó su nuevo microprocesador: el 80486 DX, con 1.200.000 transistores a bordo, el doble de la velocidad del 80386 y 100% de compatibilidad con los microprocesadores anteriores. El consumo máximo del 486DX de 50 MHz es de 5 watt.

    80486 SX: En abril de 1991 introdujo el 80486 SX, un producto de menor costo que el anterior sin el coprocesador matemático que posee el 80486 DX (bajando la cantidad de transistores a 1.185.000).

    80486 DX2: En marzo de 1992 apareció el 80486 DX2, que posee un duplicador de frecuencia interno, con lo que las distintas funciones en el interior del chip se ejecutan al doble de velocidad, manteniendo constante el tiempo de acceso a memoria. Esto permite casi duplicar el rendimiento del microprocesador, ya que la mayoría de las instrucciones que deben acceder a memoria en realidad acceden al caché interno de 8 KBytes del chip.

    80486 SL: En el mismo año apareció el 80486 SL con características especiales de ahorro de energía.

    80486 DX4: Siguiendo con la filosofía del DX2, en 1994 apareció el 80486 DX4, que triplica la frecuencia de reloj y aumenta el tamaño del caché interno a 16 KBytes. El chip se empaqueta en el formato PGA (Pin Grid Array) de 168 pines en todas las versiones. En el caso del SX, también existe el formato PQFP (Plastic Quad Flat Pack) de 196 pines. Las frecuencias más utilizadas en estos microprocesadores son: SX: 25 y 33 MHz, DX: 33 y 50 MHz, DX2: 25/50 MHz y 33/66 MHz y DX4: 25/75 y 33/100 MHz. En los dos últimos modelos, la primera cifra indica la frecuencia del bus externo y la segunda la del bus interno. Para tener una idea de la velocidad, el 80486 DX2 de 66 MHz ejecuta 54 millones de instrucciones por segundo.

    EL MICROPROCESADOR PENTIUM

    INTRODUCCIÓN

    El 19 de octubre de 1992, Intel anunció que la quinta generación de su línea de procesadores compatibles (cuyo código interno era el P5) llevaría el nombre Pentium en vez de 586 u 80586, como todo el mundo estaba esperando. Esta fue una estrategia de Intel para poder registrar la marca y así poder diferir el nombre de sus procesadores del de sus competidores (AMD y Cyrix principalmente).

    Este microprocesador se presentó el 22 de marzo de 1993 con velocidades iniciales de 60 y 66 MHz (112 millones de instrucciones por segundo en el último caso), 3.100.000 transistores (fabricado con el proceso BICMOS (Bipolar-CMOS) de 0,8 micrones), caché interno de 8 KB para datos y 8 KB para instrucciones, verificación interna de paridad para asegurar la ejecución correcta de las instrucciones, una unidad de punto flotante mejorada, bus de datos de 64 bit para una comunicación más rápida con la memoria externa y, lo más importante, permite la ejecución de dos instrucciones simultáneamente. El chip se empaqueta en formato PGA (Pin Grid Array) de 273 pines.

    Como el Pentium sigue el modelo del procesador 386/486 y añade unas pocas instrucciones adicionales pero ningún registro programable, ha sido denominado un diseño del tipo 486+. Esto no quiere decir que no hay características nuevas o mejoras que aumenten la potencia. La mejora más significativa sobre el 486 ha ocurrido en la unidad de punto flotante. Hasta ese momento, Intel no había prestado mucha atención a la computación de punto flotante, que tradicionalmente había sido el bastión de las estaciones de ingeniería. Como resultado, los coprocesadores 80287 y 80387 y los coprocesadores integrados en la línea de CPUs 486 DX se han considerado anémicos cuando se les compara con los procesadores RISC (Reduced Instruction Set Computer), que equipan dichas estaciones. Todo esto ha cambiado con el Pentium: la unidad de punto flotante es una prioridad para Intel, ya que debe competir en el mercado de Windows NT con los procesadores RISC tales como el chip Alpha 21064 de Digital Equipment Corporation y el MIPS R4000 de Silicon Graphics. Esto puede ayudar a explicar por qué el Pentium presenta un incremento de 5 veces en el rendimiento de punto flotante cuando se le compara con el diseño del 486. En contraste, Intel sólo pudo extraer un aumento del doble para operaciones de punto fijo o enteros.

    El gran aumento de rendimiento tiene su contraparte en el consumo de energía: 13 watt bajo la operación normal y 16 watt a plena potencia (3,2 amperes x 5 volt = 16 watt), lo que hace que el chip se caliente demasiado y los fabricantes de tarjetas madres (motherboards) tengan que agregar complicados sistemas de refrigeración. Teniendo esto en cuenta, Intel puso en el mercado el 7 de marzo de 1994 la segunda generación de procesadores Pentium. Se introdujo con las velocidades de 90 y 100 MHz con tecnología de 0,6 micrones y Posteriormente se agregaron las versiones de 120, 133, 150, 160 y 200 MHz con tecnología de 0,35 micrones. En todos los casos se redujo la tensión de alimentación a 3,3 volt. Esto redujo drásticamente el consumo de electricidad (y por ende el calor que genera el circuito integrado). De esta manera el chip más rápido (el de 200 MHz) consume lo mismo que el de 66 MHz. Estos integrados vienen con 296 pines.

    Además la cantidad de transistores subió a 3.300.000. Esto se debe a que se agregó circuitería adicional de control de clock, un controlador de interrupciones avanzado programable (APIC) y una interfaz para procesamiento dual (facilita el desarrollo de motherboards con dos Pentium). En octubre de 1994, un matemático reportó en Internet que la Pentium tenía un error que se presentaba cuando se usaba la unidad de punto flotante para hacer divisiones (instrucción FDIV) con determinadas combinaciones de números. Por ejemplo: 962 306 957 033 / 11 010 046 = 87 402,6282027341 (respuesta correcta) 962 306 957 033 / 11 010 046 = 87 399,5805831329 (Pentium fallada). El defecto se propagó rápidamente y al poco tiempo el problema era conocido por gente que ni siquiera tenía computadora. Este bug se arregló en las versiones D1 y posteriores de los Pentium 60/66 MHz y en las versiones B5 y posteriores de los Pentium 75/90/100 MHz. Los Pentium con velocidades más elevadas se fabricaron posteriormente y no posee este problema. En enero de 1997 apareció una tercera generación de Pentium, que incorpora lo que Intel llama tecnología MMX (MultiMedia eXtensions) con lo que se agregan 57 instrucciones adicionales. Están disponibles en velocidades de 66/166 MHz, 66/200 MHz y 66/233 MHz (velocidad externa/interna). Las nuevas características incluyen una unidad MMX y el doble de caché. El Pentium MMX tiene 4.500.000

    transistores con un proceso CMOS-silicio de 0,35 micrones mejorado que permite bajar la tensión a 2,8 volt. Externamente posee 321 pines.

    VÍAS DE ACCESO MÚLTIPLES

    Lo que comenzó con la técnica del 386/486 de tener vías de acceso múltiples para la ejecución de instrucciones, se ve refinado en el Pentium ya que tiene un diseño con doble vía de acceso. El objetivo de ésta es el de procesar múltiples instrucciones simultáneamente, en varios estados de ejecución, para obtener una velocidad de ejecución general de instrucciones de una instrucción por ciclo de reloj. El resultado final de la estructura doble vía de acceso es un diseño superescalar que tiene la habilidad de ejecutar más de una instrucción en un ciclo de reloj dado. Los procesadores escalares, como la familia del 486, tienen sólo una vía de acceso.

    Se puede pensar que el microprocesador moderno con vías de acceso doble es similar a una línea de producción que recibe en un extremo materias primas sin procesar y a medio procesar y que saca el producto terminado en el otro extremo. La línea de producción con vía de acceso doble del Pentium transforma la materia prima de información y de código de software en el producto terminado. El Pentium sigue el modelo de vía de acceso del 486, ejecutando instrucciones simples con enteros en un ciclo de reloj. Sin embargo es más exacto decir que aquellas instrucciones estaban en la etapa de ejecución de la vía de acceso durante un ciclo de reloj. Siempre se requieren ciclos adicionales de reloj para buscar, decodificar la instrucción y otros procesos vitales. La secuencia de funcionamiento de la vía de datos es como sigue: prebúsqueda, decodificación 1, decodificación 2, ejecución y retroescritura.

    Esto es similar a una línea de producción que produce un artículo por minuto, pero que se demora varias horas para completar cada artículo individual, y siempre habrá una multitud de unidades en diferentes etapas del ensamblado. En el caso óptimo, las instrucciones estarían alineadas en la vía de acceso de forma que, en general, ésta ejecutará aproximadamente una instrucción por ciclo de reloj.

    Los aspectos superescalares del Pentium dependen de su vía de acceso doble. Los procesadores superescalares permiten que se ejecute más de una instrucción por vez. El procesador tiene dos vías de acceso de enteros, una en forma de U y otra en forma de V y automáticamente aparea las instrucciones para incrementar la proporción de instrucciones por ciclo de reloj para que sea mayor que 1. Si el tener

    múltiples instrucciones pasando por dos vías suena como el equivalente de un tranque en el tráfico del microprocesador, eso no es así, porque hay reglas y restricciones que evitan las colisiones y los retrasos. Por ejemplo, los conflictos principales que tienen que ver con generar y ejecutar más de una instrucción al mismo tiempo incluyen dependencias de información (de un par de instrucciones que se emiten al mismo tiempo, la información de salida de una se necesita como entrada de otra, como por ejemplo INC AX, INC AX), dependencias de recursos (es una situación en la que ambas instrucciones que fueron emitidas al mismo tiempo compiten por el mismo recurso del microprocesador, por ejemplo, un registro específico.

    Hay técnicas avanzadas que permiten disminuir estas dependencias pero el Pentium no las tiene) o saltos en el código (llamadas dependencias de procedimiento). Si se detectara una dependencia, el procesador reconoce que las instrucciones deben fluir en orden y asegura que la primera instrucción termine su ejecución antes de generar la segunda instrucción. Por ejemplo, el Pentium envía la primera instrucción por la vía U y genera la segunda y tercera instrucciones juntas, y así sucesivamente.

    Las dos vías no son equivalentes, o intercambiables. La vía U ejecuta instrucciones de enteros y de punto flotante, mientras que la vía V sólo puede ejecutar instrucciones simples con enteros y la instrucción de intercambio de contenido de registros de punto flotante.

    El orden en que viajan las instrucciones por las vías dobles del Pentium nunca es distinto al orden de las instrucciones en el programa que se ejecuta. También tanto las instrucciones para la vía U como la V entran a cada etapa de la ruta en unísono. Si una instrucción en una vía termina una etapa antes de que la instrucción en la otra vía, la más adelantada espera por la otra antes de pasar a la próxima etapa.

    Las instrucciones de punto flotante, comúnmente utilizadas en programas de matemática intensiva, pasan las vías de entero y son manipuladas desde la vía de punto flotante en la etapa de ejecución. En definitiva las vías de enteros y el de punto flotante operan independiente y simultáneamente.

    DEPENDENCIAS DE PROCEDIMIENTO

    Puede ocurrir un problema potencial con la ejecución debido a las muchas trayectorias que la secuencia de una instrucción puede tomar. La predicción de la trayectoria a tomar es el método que debe usarse aquí.

    El Pentium dibuja algo parecido a un mapa de carreteras de los lugares a donde es posible que se dirija la instrucción y lo usa para tratar de agilizar la ejecución de la instrucción. Intel afirma que esta característica, por sí sola, aumenta el rendimiento un 25%. Sin predecir las trayectorias a tomar, si un procesador superescalar doble estuviera ocupado procesando instrucciones en ambas vías de acceso y se encontrara una instrucción de salto que cambiara la secuencia de ejecución de la instrucción, ambas vías y el buffer de prebúsqueda de instrucción tendrían que borrarse y cargarse con nuevas instrucciones, lo que retrasaría al procesador. Con la predicción de la trayectoria a tomar, el procesador precarga las instrucciones de una dirección de destino que haya sido pronosticada de un juego alterno de buffers. Esto le da al procesador una ventaja para reducir los conflictos y las demoras. El resultado es una mejor utilización de los recursos del procesador.

    Hay dos tipos de instrucciones de salto: condicional e incondicional. Un salto incondicional siempre lleva el flujo de la instrucción a una nueva dirección de destino y siempre se ejecuta. Una situación más incómoda es el salto condicional donde se puede o no desviar el flujo del programa de acuerdo a los resultados de una comparación o código de condición y puede incluir varios tipos de instrucciones. Cuando no se ejecuta un salto condicional, el programa sigue ejecutando la próxima instrucción de la secuencia. Muchos programas tienen de un 10% a un 20% de instrucciones de salto condicional y hasta un 10% de saltos incondicionales. El porcentaje de veces que se ejecuta un salto condicional varía de

    programa a programa, pero es de un promedio de un 50%. Las instrucciones de lazo o de repetición hace que se tomen decisiones frecuentemente, hasta el 90% del tiempo en algunos casos. Un buen sistema de predicción de decisiones escogerá las trayectorias correctas más del 80% del tiempo.

    Físicamente, la unidad de predicción de decisiones (BPU) está situada al lado de la vía de acceso, y revisa con anticipación el código de la instrucción para determinar las conexiones de las decisiones. El orden es algo así: La BPU inspecciona las instrucciones en la etapa de prebúsqueda, y si la lógica de predicción de decisiones predice que se va a realizar el salto, se le indica inmediatamente a la unidad de prebúsqueda (PU) que comience a buscar instrucciones de la dirección de destino de la dirección que se predijo. De forma alterna, si se determinó que no se iba a tomar la decisión, no se perturba la secuencia original de prebúsqueda. Si la trayectoria pronosticada resulta ser errónea, se vacía la vía de acceso y los buffers alternos de prebúsqueda, y se recomienza la prebúsqueda desde la trayectoria correcta. Se paga una penalidad de tres o cuatro ciclos de reloj por predecir una trayectoria de forma errónea. El Pentium usa un buffer de decisión de destino (BTB) como su mecanismo. El BTB incluye tres elementos por cada entrada: la dirección de la instrucción de salto, la dirección de destino de la instrucción y los bits de historia. Se usa una tabla de hasta 256 entradas para predecir los resultados de las decisiones. El flujo está basado, y se administra directamente desde la vía U. Se usa la dirección de la vía U para la dirección de la instrucción de decisión del BTB, aún si la decisión está realmente en la vía V. Hay dos bits de historia que informan si se tomó la decisión anterior o no. El resultado es un procesador que corre con suavidad y que a menudo sabe lo que hará antes de completar la tarea.

    EJECUCIÓN DE PUNTO FLOTANTE EN EL PENTIUM

    Se ha reconstruido por completo la unidad de punto flotante (FPU), a partir de la de los 386 y 486 y ahora tiene algunas de las características de los RISC. Hay ocho etapas de vía y las cinco primeras se comparten con la unidad de enteros. La unidad cumple con la norma IEEE-754, usa algoritmos más rápidos y aprovecha la arquitectura con vías para lograr mejoras de rendimiento de entre 4 y 10 veces, dependiendo de la optimización del compilador.

    AHORRO DE ENERGÍA

    El Pentium usa un modo de administración de sistema (SMM) similar al que usa el 486 SL, que permite que los ingenieros diseñen un sistema con bajo consumo. La interrupción de administración del sistema activa el SMM por debajo del nivel del sistema operativo o de la aplicación. Se guarda toda la información sobre el estado de los registros para después restaurarla, y se ejecuta el código de manejador de SMM desde un espacio de direcciones totalmente separado, llamado RAM de administración del sistema (SMRAM). Se sale del SMM ejecutando una instrucción especial (RSM). Esto lleva al CPU de nuevo al mismo punto en que estaba cuando se llamó al SMM. Algunos procesadores (100 MHz o más lentos) presentan problemas en este modo.